请教关于via(same net)constraint设定

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发布时间: 2014-6-16 16:59

如图一当两颗VIA的距离并未相互碰到DRILL孔时,系统的DRC就会显示出来 3 z7 Y% S$ a+ ~0 J# ?相变为图二与图三时VIA的距离已经相互碰到DRILL孔时,反而无法显示DRC. l& l2 O0 S( q# V: e4 [ 请教如何让图二与图三也 ...

爱不单行1887 发表于 2014-7-7 17:00

打开Allegro Constraint Manager中的Physical里的BB Via Stagger 下的Min值设置成10mil，再把Physical Modes 的Min blinds/buried via stagger 打开。

相约鹏城|11.15-19高交会X慕尼黑华南电子展X华南电路板博览会X半导体显示展: 高交会 - 智能制造、慕尼黑华南电子展、慕尼黑华南电子生产设备展、华南先进激光及加工应用技术展览会、华南电路板国际贸易采购博览会、机器视觉展暨机器视觉技术及工业应用研讨会，将于2022年11月15日-17日在深圳国际会展中心（宝安新馆）举办，展会立足粤港澳大湾区，辐射华南、西南及东南亚市场，为经济复苏献力。

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