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Yu_Shuang · 发表于 2013-9-29 22:03

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本帖最后由 Yu_Shuang 于 2013-9-29 22:04 编辑

6层板： top，gnd，s1,s2,power,bottom.

我刚连通了32根数据线。我用了s1和s2层。左边第二片ram走的s2层。其它3片走的s1层。
不知道这样子连是否有利于后面做等长。请大神指导。

我的地址线，这个布局情况下，是采用菊花链好。还是用远端拓扑好呢？

采用菊花链的话，有大神告诉我，从左往右连，最右边的ram连到bga就行了。
采用拓扑我还不知道怎么连好。能不能有那个大神给我指导示范一下？？

我保存成了16.3版本，请大神过目，给点意见。以及下步的思路。

S5PV210Core.zip (615.36 KB, 下载次数: 37)

我下步的思路是这样子的。
1.连通地址线。
2.设置ram的两对差分控制线。（具体约束规则我还懂怎么计算，我先只做连通，后面我再学习。）
3.连通控制线。

还有，我走控制线和地址线的时候，有必要跟数据线走在同一层吗？我走在那一层好呢？还是随意。

Christhenghao · 发表于 2013-9-29 23:28

本帖最后由 Christhenghao 于 2013-9-29 23:29 编辑

首先说明不是大神个人愚见，你这个肯定叠的是假八层，建议数据线走top和s1（参考gnd）,地址线采用菊花链走s2（参考pwr）。

Yu_Shuang · 发表于 2013-9-30 13:45

Christhenghao 发表于 2013-9-29 23:28
. F; S, Q6 H( t, U( w& f( @首先说明不是大神个人愚见，你这个肯定叠的是假八层，建议数据线走top和s1（参考gnd）,地址线采用菊花链走s ...

什么是假八层啊？？我明明是六层。

我想过走top层，但是需要打过孔的，不打过孔里面的线走不出来。所以就走了s2层。

GLJ2564 · 发表于 2013-9-30 15:36

数据线优先选择top，top层有gnd做隔离。u4和u5完全可以走top层。

Christhenghao · 发表于 2013-9-30 19:04

Yu_Shuang 发表于 2013-9-30 13:45
6 L3 Z$ r% @% |5 D( m什么是假八层啊？？我明明是六层。
2 l" e9 w" ?# J( L: h0 Q% s' D* h; ^' P0 o2 H) Y2 e
我想过走top层，但是需要打过孔的，不打过孔里面的线走不出来。所 ...

你是六层啊，我又没有说你是八层，所以叫假八层啊

xiaoyangren · 发表于 2013-10-1 22:12

不会，学习了，好样的，楼主。

紫菁 · 发表于 2013-10-9 13:49

数据线    表底层很浪费啊
地址线    ddr2可以走T啊
切割电源的时候会不好弄吧  而且内层是相邻走线层哦

123123 · 发表于 2013-10-15 16:09

乱.........
4个走线层都可以是高速层。
Data先走表层。
不管走那种方式的地址线，你的地址线应该空间好像差一点点。走起来不舒服

Yu_Shuang · 发表于 2013-10-15 17:47

本帖最后由 Yu_Shuang 于 2013-10-15 17:49 编辑

123123 发表于 2013-10-15 16:09
( H, U9 W, s1 R# b' K9 h乱.........
' y; r" @+ e* B9 ?9 J4个走线层都可以是高速层。 O. r D+ f" J3 Z- u9 {
Data先走表层。

我手里的这个参考板，地址线确实是走表层的，

但是这样子的话，四片ram，每片ram同组内的八根数据线，必然要跨层走线，因为有的数据线深度太深，不通过过孔是无法在顶层走线出来的。

而一旦换层，对等长约束，相对延迟的控制就会变得复杂，对我这种初学者来说，走线时更加没有依据。无从下手。

而我对仿真没有接触过，所以就无法进行下去了。

我这几天正在看邵鹏的高速信号那本书，好好学学理论吧。

唉，这个难度有点大。

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