xiongbindhu 发表于 2013-8-12 23:04
* y& n: B' F2 N; A, |: I" y“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
信号有一个setup时间的要求，通常频率越高 ...

6 @; |3 S9 z( J" ]( \! k$ dSetup 的時間要求與所用的邏輯電路有一些關係，當然運作更高速的芯片，就會用更高速的電路架構或小一些的物理尺寸的電晶體 (三級管)，以縮短 Flip-Flop 的 Setup/ Hold time，而 Setup / hold time 的時間要求，通常是取決於 Logic gate 的傳輸延遲，而 Ci的大小通常是受 input buffer 影響， Ci 大小影響信號的斜率，所以也會影響到時序，但就內部電路而言，它並不會改變 Flip-Flop的 Setup / hold time 的大小要求。

honejing 发表于 2013-8-12 21:43
超級狗回答的很棒，但我補充一下：

1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？

“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
. B" Q5 \* x( ^$ F7 K9 I4 z信号有一个setup时间的要求，通常频率越高这个时间就越小，我说的信号频率一定就是指这个setup时间一定。

超級狗回答的很棒，但我補充一下：

# \7 W6 V  v3 C& |4 @0 @0 W1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？
6 y9 o2 T( n! Y=: )  也不好說是管脚并了一个CI大小的电，應該說是输入管脚電路天生及寄生的電容值和。
) Z, o8 K+ d4 W9 i
6 U4 }$ l+ @) \* o; [1 z2. 信号由低电平到高电平就是相当于把这电容充电？
=  是

3. 从低电平充到VIH的时间跟驱动电流有关？
=: ) 是，電容的電壓與充電電流成正比。
0 y, g# S6 ~5 t1 X3 z: N
4. 信号频率一定的情况下，CI越大是不是需要的驱动电流越大？
= 信号频率一定的情况，你這個頻率不知怎麼理解，對數字電路而言，信號的上升一個 duty 時間內應該要充電到超過 VIH，若不能就會錯失這個 bit，只要 Ci 越大前級的驅動電流就要越大。

5. 芯片管脚的信号频率越高CI是不是就越小？
= 是的，芯片管脚可接受的信號頻率越高， Ci 越小。
" O9 f! H$ l, @( j
6. CO又怎么理解？
& N8 W. K) u# U$ m, v9 o6 j0 L=:) 就是芯片输出管脚電路天生及寄生的電容值和。
9 M6 V; ^! T7 h' p

超級狗 发表于 2013-8-12 20:26
2 E0 P0 Q" g% }好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
4 }. g1 @1 v6 g/ u5 P
% H% R( W+ S& mC 和 C 是半導體製造時伴隨出現的寄生 ...

+ t! r9 V9 c) k' Y/ k) S电容越大，越差！
影响速度！
这不是L波！电容越大，带的负载越重
  \# l4 {/ g( l

好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。

C_IN 和 C_OUT 是半導體製造時伴隨出現的寄生電容（Parasitic Capacitor）。

$ @& ]* m. d! k- d就樓主的認知來說，C_IN 或 C_OUT 越大驅動電流會越大，這是對的，如我在三樓所貼的公式。唯一需要修正的是，影響驅動電流（Driving Current）的是負載電容 C_Load，它代表 C_IN + C_OUT + C_Stray（PCB 雜散電容）電路中各種電容的總和，而不是單獨 C_IN 或 C_OUT 的影響。

C_IN 和 C_OUT 的值雖然會會跟著訊號頻率變化，但並非差異很大。所以第二句話個人覺得應該反過來講，如果你需要比較高的工作頻率，IC 需要比較小的 C_IN 和 C_OUT 值。同樣這個影響也是看 C_Load，非 C_IN 或 C_OUT 單獨的影響。

{:soso_e161:}
1 c' U1 K6 K/ @# D) L' N
3 m, I8 R9 ^. r  f

顶一下，别沉了！

超級狗 发表于 2013-8-1 13:07
一句話............不會！

% A/ G7 T: Z" ^; b6 N7 w; r+ V" wUP UP

xiongbindhu︰来个详细说明，要大大自己的理解 。

% k: t7 \+ z2 {- T
一句話............不會！
, V( N+ F) b+ _: _
{:soso_e127:}

1 \6 n. t$ C7 \! ^5 R$ b$ `
( k. Z  U6 G. w" Y

• C_IN : Input Capacitance - The parasitic capacitance associated with a given input pin.
• C_OUT : Output Capacitance - The capacitance associated with a three–state output in the high impedance state.
• C_L : Load Capacitance - The capacitor value which loads each output during testing and/or evaluation. This capacitance is assumed to be attached to each output in a system. This includes all wiring and stray capacitance.
  % ?5 y2 P# o: g! F4 D8 M

{:soso_e103:}

4 U6 C, R! \- M* Y. B. C) yCMOS Logic Dynamic Power
- X: K! ^5 p( p# _- Z% k8 x: nThe device dynamic power requirements can be calculated by the equation:
P_D = (C_L + C_PD) x V_CC² x f
where:
P_D = Power dissipated in mW
C_L = Total load capacitance present at the output in pF
C_PD = A measure of internal capacitances, called power dissipation capacitance, given in pF
% R' [+ h9 @! N. n/ x, KV_CC = Supply voltage in volts
f = Frequency in MHz

& Z# r' v$ U, q' K& s4 S" t# Y{:soso_e104:}

自己顶{:soso_e112:}