ann_wz 发表于 2015-5-28 19:56
敢问师傅，本公司某些人才，要求输入电容跟输出电容的必须要共地，我想问一下，输入电容的地跟输出电容的 ...

2 i6 U7 a& C; O+ ^你们公司的人才说的对，输入和输出的电容必须共地，而且要靠的很近。
3 h, P/ b# W+ j9 v! Z这里主要是考虑两个环路：
1 打开MOS管，CIN-MOSFET-LOUT-COUT-GND-CIN
2 T, q/ s: P; u; I2 关闭MOS管，LOUT-COUT-GND-DIODES/MOSFET-LOUT
PWM使得MOS的开关和闭合，导致环路缩放，这样会引起辐射，缩放的比例减小可以减小辐射。

1 R& v2 @+ M# p# `- X

建议楼主将C60换成两个陶瓷22uF电容并联，不建议用电解。
  g6 T# f& S  {) H/ S9 B) d可以在不改布局情况下，将电容换了试试。
& g8 @# x# h+ e7 p' t/ U8 X/ B0 M另外，纹波测量，跟测量方法有很大关系，尤其是地参考点的选择。
0 ?# j+ c6 W, z! ~2 o3 O（这个啰嗦下，前阵子，做的一个DCDC，芯片是踢哀的TPS54527，输出用的钽电容；测量纹波用的是就近找地参考，示波器的夹子夹到钽电容的负，示波器探针测电容的正，结果纹波80mV+；将钽电容换成陶瓷，测量方法同样，纹波60mV+……没达到手册的指标。。。。后来，改了测试方法，用示波器带的测小信号专用的夹具，纹波一下子到25mV以内了。。。。说明测试方法很重要，测试方法不得当，会走错路的。）
" f5 q/ h& l' ~8 ?7 L& U: q

jielove2003 发表于 2013-6-1 14:05
非常感谢热心的超级狗大侠的提出的建议，提得很中肯。

- V9 |8 y, w/ e1 @. t1、在改版中改善。

2 }2 @! h9 x7 M; J& L兄台也不用客氣啦！以前有人上傳 PCB 圖請求 Review 協助，但因為這工作需要心無旁鶩且較耗費時間，過去都沒有幫上忙，今天早上剛好閒來無事就看了一下。
4 G6 R6 v, V8 }2 ^
9 U5 W8 T# I" ^: X不過要讓老闆知道放著公司裏的事不做，還幫外人 Review，吾狗命休矣！
8 N  B7 N9 _& X, L$ P* A" ?
{:soso_e127:}

5 T$ B3 R. g4 x# n% z" Z/ c
  O* T, Z) A: E! F3 y6 n# G100mV 的紋波（Ripple）對數字線路應該沒什麼問題，對模擬線路就看情況了，有的線路很敏感需要更低。但芯片資料展示在滿載（Full Load）狀況下，紋波（Ripple）可以壓到到 20mV 左右。

佈線建議︰
# L% [5 P( L; j

• L2 在上方但 FB 在 AOZ1050 Pin 4，造成反饋路徑繞了一大圈才回到芯片。將 L2 移到下方，可以縮短反饋路徑。
• AOZ1050 Pin 3 Power Return Ground 只有單點落地顯得太單薄，要注意一盎司（oz）銅厚下，10 mil 的落孔只有 0.8A 的承受力，如果是使用十字線接地，就 4 條十字線加起來可承受的電流。宜將地鋪大，並多打導通孔與背面的地連通。
• 注意芯心片資料上的 AOZ1050 Pin 4 PGND 與 R5 落地的畫法，它們是用不同的地符號。意思是說他們建議你用隔離的地（Isolation Ground），做法上就是 R5 和 Pin 4 拉在一起，然後單點落地。
• 輸出應該先過濾波電容 C58、C59 和 C62 再給其它線路，注意到你的輸入電容 C56 和 C57 就做得不錯，可以參考它的做法。
• 注意線寬與承載電流的關係，輸入與輸出線寬需要計算。不曉得 C60 "+" 號旁邊那條細線是做什麼用的？看起來很細。
• 佈線大原則︰
  2 x, o7 w* p- c: P" v讓輸入或輸出濾波電容和地造成的迴路越短越好。
  

仍需檢視的部份︰

• L2 電感宜選用有屏蔽（Shielding）的封裝，避免漏磁（Magnetic Leakage）干擾。
• L2 電感的額定電流（IDC1 和 IDC2）宜被檢視，避免峰值電流（Peak Current）超過或溫度升高，造成電感量不足產生紋波和噪聲。
• L2 直流電阻（DCR）宜被檢視，太高效率不好、容易發熱。
• AOZ1050 Pin 5 COMP 上的補償電路，芯片資料上有計算公式，宜試算一下是否搭配得宜。
• 電解電容 C56 和 C60 的 ESR 越小越好，如果您真的很在意紋波及噪聲的大小，電解電容儘量選用可靠一點的廠牌。
  

6 ?. g9 I3 L4 m6 a7 _# a8 {
{:soso_e129:}

jielove2003 发表于 2014-6-3 18:09
: s. i# Z4 C4 H9 |! |$ y感谢您的支持，一年以前的老帖子了，后来将电感换成了22uH的，纹波基本控制在了20mVp-p的样子。

电感值大，是可以降低纹波，不过动态响应不好

斧正用在这里不合适

学习了，同步整流

这个。。。要考虑的因素这么多？

学习了

我们正常在DC-DC做layout的时候，要讲究开关回路最短，目的就是减小环路的路径。比如CIN和COUT的gnd和芯片的PGND构成的整个回路们必须要做到最短路劲，并且FB的走线需要避开这个开关回路，否则很容易受到干扰，我们再做DC-DC demo board时就特别注意这样的处理，这个芯片还分AGND，那么这个回路就尽量在PGND的管教地方做到工地。0欧姆和磁珠都是可以的。上面这些说起来很容易，要很好的研究demo board的设计，这方面都是考虑很久之后才去这样走线的。

james_zhangwk 发表于 2015-6-5 15:33
+ D) ^& n6 C' ]$ m9 f这个layout是有点问题的。

; O* O6 L* @& G9 D0 V什么问题啊  你直接指出啊

牛掰，学习了

超級狗 发表于 2013-6-2 12:05
' `. Y$ f# J! a快變成牌位被供起來了，哪天要被裁員都不知道。

{:soso_e110:}

. W1 {* w9 h+ [' P7 U/ W. @4 c+ I3 {狗大：您多慮啦！眾多兩岸以及國際的幫粉絲挺你.

这个layout是有点问题的。

小功率的电源，可以参考图片
, E: i, \; S/ T0 ]8 Y2 s/ z: @另外你说的外挂MOS的没有实际操作过，如果你有，可以上传一下，实际来个操作。
  w4 m. s4 g3 W

fallen 发表于 2015-5-28 20:17
你们公司的人才说的对，输入和输出的电容必须共地，而且要靠的很近。
这里主要是考虑两个环路：
1 打开 ...

9 r0 I" t% U2 K. ~4 d. G我一直对于回路面积的计算很不解，，有资料说器件放一排，从地平面回流，这样面积最小了，fallen大师，对于回路面积的计算，能不能举个例子说明一下那样布局会回路最小，如果在把开关器件放在同一面（不一定回路最小）与为了回路最小把开关器件放两面，在输入输出，或者sw点处打过孔，这两种选择应该那种更好
: p1 D0 K6 r- ?2 f( L+ X; E; }

超級狗 发表于 2013-6-1 10:05
) X( `" F& q+ U/ e9 x100mV 的紋波（Ripple）對數字線路應該沒什麼問題，對模擬線路就看情況了，有的線路很敏感需要更低。但芯片 ...

敢问师傅，本公司某些人才，要求输入电容跟输出电容的必须要共地，我想问一下，输入电容的地跟输出电容的地会不会彼此相互干扰呢，，我理解降压dcdc电路的输入电容哪随着mos管打开关闭，应该是有较大的脉冲电流电压的，对不，而输出电容哪里应该是相对纹波较小的直流，，，师傅对不对