3月30日电源完整性的PCB设计培训学习心得 [写心得，得积分，继续参加下次培训活动]-EDA365电子工程师网-电子技术网学习论坛硬件外包设计-PCB设计论坛layout设计PCB制板EDA论坛

zhangdudu 发表于 2013-4-7 14:32

本帖最后由 zhangdudu 于 2013-4-7 14:33 编辑

我来晚了。我也是这次参加培训的幸运儿之一。
先跟论坛里新坛友们分享一下我是如何获取培训机会的吧。想必会有很多人想知道。
想获得参加培训机会的做法很简单，做到三点：真心、热心、恒心！
真心：要本着真心来这儿做技术交流，而非其他广告目的。
热心：多发帖多回帖，热心帮助像我这类的菜鸟们解答疑问。
恒心：坚持每天登陆，攒够200积分，并密切关注培训动向，总一次你能逮着机会！

好，言归正传。这次的培训对我来说，来之不易，我为之守候了近一年时间，自去年上旬开始涉入这行学PADS始初加入论坛，我便几乎天天登陆。在这儿我学到了很多东西，有软件使用小技巧，有优化设计之理念，有生产工艺上的知识。总之，我在这儿成长了很多，从一个未学过电子的门外汉到如今也能画着多层板的菜鸟，历程虽然艰辛，但也无怨无悔，既已选择便不抛弃不放弃。
由于本人基础、水平、口才有限，故以下对于电源完整性的所有说法与论述仅代表本人个人观点，不代表EDA365之立场，不作权威依据，仅供像我这样的菜鸟们参考{:soso_e100:}

一、概念的通俗理解
电源完整性：顾名思义，就是电源在传输过程中无损耗无损失，从头到尾都一样的给力！

一、电源完整性设计目标：
①，使电源在传输过程中尽可能地不损耗不损失，从头到尾都一样的给力！
②，无法避免损耗时，控制损耗在允许范围内。
这里的“损耗”换成专用名词就是：“压降、噪声”。而这里的“噪声”非生活中的噪音又类似生活中的噪音，通常是我们不需要的、需要抑制的东西。

二、压降、噪声产生的因素
压降、噪声既然无法完抑制，那它们产生的原由是什么呢？它的来源有以下三大点：
①，稳压芯片输出的电压本身就不恒定，会有一定的纹波。
②，稳压电源无法实时地响应负载对于电流需求的快速变化。稳压电源能够实时响应的变化频率有个固定的范围，超过了这个频率范围则在电源的输出引脚处会出现电压跌落。
③，负载瞬态电流在电源路径阻抗和底线路径阻抗产生的压降。
（这是我之前听于争博士的课学的）
这里的“阻抗”需要向我这级别的菜鸟普及一下。这里的“阻抗”不单纯是我们中学物理里的电阻，它是指：在具有电阻、电感和电容的电路里，对交流电所起的阻碍作用叫做阻抗，是以电阻值为实部和电抗值为虚部的复数，单位也是欧姆。

三、实现电源完整性Layout方法
按画板顺序来：
1，叠层
对于四层及一下的双面板，不用说，中间层搞个完整的地平面就基本没问题。
但对于六层以上多层板，那就有点讲究。那就是不管你把参考地放哪儿，电源层都必须毗邻于地平面，他们俩中间不要夹走线层，而且在工艺上还得要求他们俩间的介质尽量薄，控制在5mils一下，不要超过10mils。这样做的原理肖工说是能形成板级电容，具滤波作用。我的粗俗理解是，一正一负，相当于一火一零最近，回路最短。
对于需搞多个电源层多层板的话，任何俩电源层不要扎堆，就是不要让他们做邻居。他们中间要夹其他层，若非要这样做的话那就必须把他俩间的介质做厚，厚到不激怒结构工程师的程度都可以！

2，布局
说到布局，请允许我插一句布局思路，我的布局思路一般是根据原理图，按电路功能分模块，把PCB部分的所有元件分成一组一组的，然后以组为单位依据结构依次放入板框，最后再微调。
那么第一步分组时，IC的滤波电容要挨近IC电源脚摆放，而且遵循按容值由小到大的顺序由近渐远原则。因为小电容滤波半径小，大电容滤波半径大，故小电容要更接近于波源。何为滤波电容，这里也向像我这样的菜鸟们说明一下，滤波电容有很多种，但原理图中IC电源脚上悬挂的电容一定是滤波电容。
电路模块也分好了后，那就是整个板面规划。这里就要遵守电源模块往外靠边放，其他电路模块尽量往里放，比如充电电路部分自然是要放在充电插座（如USB插座）那个角落。
电源模块靠边了后，其他模块就遵循数字电路模块与模拟电路模块分开，数模不要靠太近，保持1mm(40mils)以上安全间距，条件允许的话还可以给他们加个铁皮罩。你若问我如何分辨数字电路与模拟电路，我也不晓得，我也没学过数电模电。我只知道我是傻帽似的看原理图IC的GND脚是接DGND还是AGND/GND，若是前者那我便姑且把它们看成是数字电路部分。

3，布线
电源网络布线遵循以下2点：
a，尽可能给到最大线宽，即时其电流小也至少要给到12mil以上。一般手机USB_5V我通
常是给到40mils以上。
这里有个参考依据：
当铜皮厚度均为1oz(读音：àngsī)时：
表层：1mm宽（约40mils）走线能过最大电流为：1A
内层：1mm宽走线能过最大电流为0.5A，为表层的一半。原因：肖工说是内外层介质与散热差异所致。
另外，走大电源线在换层处应多给两个孔。这好比湍急的水流在弯曲的沟渠里奔流时，我们要在沟渠弯曲点上多挖坑，以免奔腾的水流激起飞溅的浪花。

b，星型连接。
（这点培训时未讲到，请允许我补充一下）
理论上电源网络都应该采用星型连接，但实际中我们则经常要对一些电压或电流大，包括瞬态大电流的电源线采取星型连接方式走线，如VBAT。
这种电源走线方式在手机、MID等甚至工控类产品中极为常见。所谓星型连接就是有某一点向外许多点辐射，整个网络走线成光芒四射的五角星状。如VBAT通常是以电池附近的滤波电容脚为中心向各个受用点上辐射连接。这种连接方式就是为了减小阻抗削减压降，旨在让每个受用点得到的电压值都与总电压靠拢。

4，敷铜
   对于某些大电压大电流电源线我们除了走线加宽外，通常还需要给它进行包大面积铜皮。目的有二：其一，进一步加宽走线减小阻抗削减压降，其二，大面积铜皮有助于散热。所以给电源线包铜皮的话只要有空间就往大了包，而且形状上尽量成均衡规则的形状，不要包成时大时小的不规则形状。
   敷铜的另一种就是对电源平面灌铜。
当电源平面只有一种电源网络或只对一种电源灌铜时把握一点即可：尽可能让整个平面灌满，避免出现铜皮被其他网络走线分割成许多独立的块状，尽可能让整个平面的灌铜四通八达。
当然电源平面有多种电源网络且需要对多种电源网络灌铜，这就需要做电源层分割，做电源层分割规划需要讲究2点：
a，每个电源灌铜区域应该成规则形状，避免出现细长、或时大时小的不规则形状。要做到这一点就需要灵活融通：在规划灌铜区域时就不需要死板非得将该电源网络上的所有pad、via，trace框在其内，可以适当的暂时割舍某些位置偏远的pad/via/trace，然后着重拉一条粗线到被丢弃的pad.
b，不同电源网络的灌铜框边缘间距要保持足够大，尤其是大电压电源与小电压电源的灌铜间距必须保持绝对的安全间距。
这里有个参考数据：
当俩电源电压差值ΔV≤12V的电源间：保持间距≥0.5mm(20mils)
12V＜ΔV＜48V电源间：保持间距≥1mm(40mils)
ΔV≥48V电源间：保持间距≥2mm(80mils)
      理由是：俩电源电压差越大，其中的大电压自身产生的波纹对其中小电压的冲击越大，所以要拉大他们俩的距离，以免相互干扰。

5，阻抗设计
   板子画好了后我们Layout工程师通常需要给板厂一套制板文件。制板文件可以包括很多东西，有CAM文件(Gerber文件)，有注明最小线宽线距说明文本，也有阻抗设计说明文件。说到阻抗设计，其实我也不懂。我们平时好像只是对天线或其他敏感信号线做所谓的阻抗控制，其实原则上我们也应该对某些大电流包括瞬态大电流电源线(尤其是交流电源)也应要求板厂做适当的阻抗控制。目的同样是前面所说的减小阻抗削减压降。另外，我们甚至还需要对大电流电源线的镀铜厚度作出要求，一般是要求加厚。前面提到表层1mm宽1oz厚的铜皮能通过的最大电流是1A，当平面上我们没有足够空间过多地加宽走线时我就需要要求板厂在空间上加厚铜皮。
以上这些都是属于生产工艺上的东西。谈到镀铜工艺，培训现场有人提到一个问题，肖工当时也为给出具体回答。这里顺便说出来供大家探讨一起一下。这个问题就是，孔壁内径镀铜厚度我们平日好像是从未对此涉及过，我们通常都是默许为板厂的默认镀铜厚，而且这个板厂默认值具体是多少我们也好像尚未得知。所以我们平时对于过孔的载流能力的估算只是囫囵吞枣地将它想象地剖开成矩形，然后换算成同等走线宽来估算。如孔径0.25mm的VIA就等同于0.785mm(0.25mm *π)宽的走线，于是过流量就是0.785A。这种算法其实很粗糙，因为它未确定VIA内壁镀铜厚，所以大家有谁了解VIA镀铜工艺这块还请赐教....

点评

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terry_5

支持！: 5
谢谢分享发表于 2014-1-22 12:28

94abcd

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发表于 2013-6-26 15:09

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chensc	+ 10	很给力!
jimmy	+ 30	赞一个!

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freezing616 发表于 2013-8-29 11:19

几个问题及建议
1.请问Jimmy是Intel 的么？记得Intel有两个Jimmy是做Power这块的。
2.大体了解了下此次培训内容，都是些很基础的东西，不是太深入，对没有接触过的人来说是挺好的内容。所以希望Jimmy版主有更深入的讲解！
3.用去耦半径解释小电容要靠近芯片大电容可以远一些不太合理，如果计算一下，去耦半径是很大的，即使是小电容。
4. 电源完整性设计不只是保持芯片焊盘上的电压稳定，而是要保持Die内部接收到合适的电压，其实芯片内部也是要做电源完整性的。
5.1Oz铜厚时1mm的线宽能通过的电流能力是个通用的经验值，计算式所用的温升是多少？为何选择这个数值的温升？
6.电容并联摆放是要正反交错，以让电感相互抵消，这个抵消怎么解释？个人认为对电容摆放的那个图右侧是合理的，因为Power脚分布电容的量测，而左边的图还是电容右脚都为Power才对！

jimmy 发表于 2013-10-8 17:35

freezing616 发表于 2013-8-29 11:19
, X# I& g/ t% @8 d7 C. u7 S3 v/ d几个问题及建议
7 o6 B9 h+ \" B) p6 Q; z5 z1.请问Jimmy是Intel 的么？记得Intel有两个Jimmy是做Power这块的。
1 J/ E. b) B8 ~# E8 H* E2.大体了解了下此次培 ...

1,不是。
2,我主要负责基础和实践型的培训。更深入的理论培训由仿真版块的版主来负责。各司其职。
3,可能理论上不是很正确，我对理论并不太擅长和感兴趣。我是这么想的：只要能够帮助PCB设计师了解和解决PCB设计上的运用就OK了。
4,DIE内部不是PCB设计师能解决的，你觉得对吗？我们只要保证PCB层面的设计不要出现问题就O了。如果搞得太深了，那就直接做仿真工程师了。
5,业界的经验值。理想值10mil,1OZ,温升20可以过1A.为了保险起见，1mm过1A绰绰有余了。
6,都OK。不要太纠结于理论。

以上的培训只是针对了PCB工程师，用最粗显的方式帮助PCB工程师快速理解PI,全部用工程实践的方式进行。PCB设计是一种折衷的艺术，再好的理论都得根据成本，单板空间而折衷。最后谢谢您的意见。

终南孤魂 发表于 2015-8-3 00:15