同组之间的误差是不是要去的有点小呀？10-20mil，那绕线狠麻烦啊。绕的狠累人。

ALLEGRO的多线同时走的确方更，听说PADS的最新版本也有这个能力。

NIWO99 发表于 2012-8-25 15:44
3 @6 V! F2 k5 M: O9 L( Z比ALLEGRO还简单，只是你要会用ROUTER。

但是使用PADS Router画完使用什么进行仿真？

jekyllcao 发表于 2012-8-19 16:30
3 g" D% C$ ]& U6 M  lDDR2最多能Support 8根DIMM，最外面那根线长估计是不够。相互之间的时序绑定是可以的。

% ~7 y  e' N" t( HALLEGRO的多线同时走的确方更，听说PADS的最新版本也有这个能力。

chenlinfeng88 发表于 2012-8-19 10:09
1 ?$ [6 H1 i) E8 Q( m7 w楼主，你使用的是什么软件作图？PADS Layout进行DDR设计是不是很大困难？

  K# w1 e2 b/ E4 ]! y比ALLEGRO还简单，只是你要会用ROUTER。

我要学习

DDR2最多能Support 8根DIMM，最外面那根线长估计是不够。相互之间的时序绑定是可以的。

楼主，你使用的是什么软件作图？PADS Layout进行DDR设计是不是很大困难？

carolyn8507 发表于 2012-8-15 15:07
线宽都是5mil？不应该通过阻抗计算得出吗？

其实线宽是可变的，一般4到6MIL之内，可根据板厂实际生产能力算出。主要是帮我看看线间距和等长要求是否正确，差分对里面是否包括UDM,LDM？我看有些资料上没有要求UDM,LDM走差分？我也不知道这两根线是用来做什么的？

" m, X/ s( o  {# M$ O/ q

rose_333 发表于 2012-8-15 14:10
3 }, Y$ v' x; b7 ]' p' _误差作的是可以的，只是线长长一倍，我们都是做1200mil的。

我的意思是说，最长时不能超过2500MIL.

线宽都是5mil？不应该通过阻抗计算得出吗？

误差作的是可以的，只是线长长一倍，我们都是做1200mil的。