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在原理图里面修改了一个元件PIN脚的属性,重新导出网表出错。 ,这是怎么回事?
ghfghyb 发表于 2012-7-27 10:30 . [( @/ u- M- R6 D( i 那就先用正常导出,再到allegro里,用import--logic试一下!看一下,问题是在哪个环节!
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