如何修改SHAPE与VIA或者pin间距？

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发布时间: 2012-4-9 21:31

使用环境：allegro16.3 9 u2 ?3 E8 i& O+ j6 L! J/ V现象：先在规则设置中设置SHAPE和via安全距离为10mil，然后在内电层铺铜（静态铺铜），发现无论如何修改shape和via的数值，铺铜过程中始终报错，而且查看DRC错误 ...

a20061475 发表于 2012-8-10 14:53

你铺的是静态铜？静态铜不会自己避开的。你换动态

ACTODC 发表于 2012-8-10 14:36

你铺铜的时候先选择动态铜，结束后再把铜改为静态铜，还会出现DRC吗？因为你用的是静态铜，不会自动避让的，所以才报DRC吧，你可以试试。

niupin 发表于 2012-8-10 14:31

同问，同问

ZXCLH 发表于 2012-4-10 08:33

你确定在规则设置中设置SHAPE和via安全距离为10mi吗？最好你把你设置的规则截个图上来。

wqphy 发表于 2012-4-10 08:14

求高手解答，没人知道吗？不会吧。还是我描述的不清楚？

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