EDA365电子工程师网»技术社区 › 电子技术社区 › SI/PI仿真论坛 › 整理：时序分析——公共时钟（内同步，外同步），源同步

整理：时序分析——公共时钟（内同步，外同步），源同步

查看数: 5771 | 评论数: 10 | 收藏 2

关灯 | 提示：支持键盘翻页<-左右->

帖子模式

wcn312318697

发布时间: 2011-10-27 09:28

正文摘要:

时钟系统可以分为公共时钟和源同步时钟，公共同步又可以分为内同步和外同步，内同步典型的即为CPU与SDRAM系统的读写。4 T1 j: c& v5 O8 G ; ~$ [; ` Q) x- Q4 S+ Q( |6 t 3 U1 e" F- o6 f$ q) e3 V8 ...

回复

dck 发表于 2014-3-16 17:30

好文章，重新顶起来

James‘ 发表于 2012-10-11 14:45

怎么感觉PCB设计越来越难了呢？

willyeing 发表于 2012-10-10 17:23

看晕了，我自己写过，现在都已经忘了。反正你就画个时序图，自己写公式就可以，要细心些不难的。

guokeqin 发表于 2012-9-26 20:09

新手学习中...

yejialu 发表于 2012-6-6 16:27

不错，再研究深一点呀

qiangqssong 发表于 2012-6-6 16:20

谢谢分享，学习下！！

redeveryday 发表于 2012-6-6 16:04

babadashagua 发表于 2011-11-16 23:18

谢谢分享

wcn312318697 发表于 2011-11-16 17:24

本帖最后由 wcn312318697 于 2011-11-18 09:13 编辑

今天再整理时序的时候发现上面对于源同步时序的推导有误，由于定义了Tvb和Tva则建立和保持时间应满足：
源同步写时序：
建立时间：Tvb + (Tflt_data_min–Tflt_clk_max)-Tsetup–Ts_margin> 0
保持时间：Tva +(Tflt_clk_min–Tflt_data_max)–Thold–Th_margin> 0
源同步读时序：
建立时间：Tvb + Tflt_clk_min + Tflt_data_min – Tsetup – Ts_margin > 0
保持时间：Tva – Tflt_clk_max – Tflt_data_max – Thold – Th_margin > 0
若有其他错误，欢迎大家指正啊！！

补充内容 (2011-12-13 15:11):
哎。。俺又错了。。竟然都没人来指正。。。。。
原来对于源同步的了解不够，现在再改一次。。
源同步的读与写应该是一样的过程，都是采样信号与数据信号进行同相，同向的传输，

补充内容 (2011-12-13 15:12):
那么：
建立时间：Tvb + (Tflt_probe_min–Tflt_data_max)-Tsetup–Ts_margin> 0
保持时间：Tva +(Tflt_data_min–Tflt_probe_max)–Thold–Th_margin> 0
probe：即为数据的采样信号