|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。- F0 b) S& u9 O* Q
譬如：0 D; d( N5 x% ~' s
module MyAnd(out,in1,in2);
1 I# Z, |3 ] f6 _% G2 n, h output out;
9 R" N8 W+ ?. h6 f: j; { input in1,in2;6 A. ]/ u. i/ Q; m3 v# o% t% p9 M
assign out=in1&in2;
" |0 J3 c" l" d+ R" Cendmodule) o; k& Q/ p; k
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。9 P- W( [: \, Y* ^7 w( ^) w
$ n% h2 Z, A0 O% i7 W0 A
但是我自己设置了时延
! O4 W( H; j1 N0 H: l譬如：5 Y! U9 c* k3 {! S e2 G- }( F
`timescale 1ns/1ns, S' T5 @8 J R& @
module MyAnd(out,in1,in2);
7 j% Y- }. V) |2 L/ R1 F output out;
( r0 W0 [' N, B+ T. V: Z& n8 v input in1,in2;4 q' S. _6 i6 i# J, y
assign #20 out=in1&in2;
6 Z) o, V# f1 k8 \( aendmodule
( _' E h' V1 C+ G/ O9 O5 O可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？ A* e& Z! H0 m( c& |+ Q9 z
求牛人指教，万分感谢！ |
|
/1 
发表于 2011-10-15 20:33
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！
楼主