求教！关于双向总线缓冲器的问题

Supercommando · 发表于 2010-11-22 22:10

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本帖最后由 Supercommando 于 2010-11-22 22:11 编辑

双向总线缓冲器，dr=1且en=1时，b<=a;dr=0，且en=1时，a<=b。a、b均为双向端口。
用Verilog编写，在quartus下用波形仿真，怎么仿真结果都不对。
问题1：
      这样写正确么？
问题2：
      怎么样使用波形仿真才正确？

请高手解答，谢谢！

程序如下：
module tri_bibuffer(a,b,en,dr);
inout [7:0] a,b;
input en,dr;

reg [7:0] a,b;
wire en,dr;

always @ (dr,en)
begin
  if(dr)
begin
if(en)
   b <= a;
else
   b <= 'bz;
end
  else
begin
if(en)
   a <= b;
else
   a <= 'bz;
end
end
endmodule

仿真波形如下：

Supercommando · 发表于 2010-11-24 16:25

本帖最后由 Supercommando 于 2010-11-24 16:26 编辑

回复 00750 的帖子

程序是书上的，我采用另一种方法后综合的结果很优化，还想问个问题：这个程序的测试的时候，如果输入a，b均为高阻态时，相应的输出是不定态，这是怎么回事？实际应用情况下输入与输出是否会同时为高阻态？为什么？
谢谢！

仿真图如下：

Supercommando · 发表于 2010-11-24 16:04

分析综合后的RTL级电路

功能仿真图

Supercommando · 发表于 2010-11-24 16:01

本帖最后由 Supercommando 于 2010-11-24 16:05 编辑

上面的代码是书上的，分析综合后发现电路很大，效果也不好，采用新的方法效果很好，看来可综合的代码很重要。
module tri_bibuffer(a,b,en,dr);

      inout [7:0] a,b;
      input en,dr;

      assign b = (dr & en)       ?       a       :       'bz;
      assign a = ((!dr) & en)       ?       b       :       'bz;

endmodule

00750 · 发表于 2010-11-24 13:48

再上张图

00750 · 发表于 2010-11-24 13:43

你的波形设置是有问题的，你的想法是在dr=1,en=1时数据由a向b，在你的图中，在a向b输出数据的同时，你的b输入端同样也有输入，两个数据同时驱动一个端口，你在图上看到的是全X，也就是未定值。更改方法是，在dr=1时，b输入设为Z，在dr=0时，a设置为Z。另外你的编码也不是太好，加油吧。

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