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如何把“器件内的引脚间距”和“器件与器件的间距”设置成不同的值？

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sy_lixiang

发布时间: 2010-3-25 16:19

正文摘要:

比如： 9 t5 Z5 M- r1 K2 R8 I0 Z有一个器件封装，引脚间距0.95mm，中间间隙(Air Gap)0.35mm。 2 b/ Q% W- H! t ; }; ~ R; A1 [* C* V设计规则中电源线与其它走线间距设为0.508mm，那这样报如图DRC错 ...

CAD_SI 发表于 2010-4-2 22:28

设了之后封装内的PIN之间就不会报DRC了

sy_lixiang 发表于 2010-4-2 08:24

楼上兄弟给加个属性，这个还没设置过，不太清楚是干什么用的。。。

但看字面的意思是“元件内相同网络引脚不显示DRC”，是不是这个意思啊？

CAD_SI 发表于 2010-4-2 00:28

Edit->Properties
Find:symbols

zhuyt05 发表于 2010-4-1 12:04

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。
. Y4 ~6 z5 Z' P6 y$ e$ ?, z/ V3 s3 F1 P
其实这问题应该很常见 ..." @+ q( U H6 o3 q* t* C% ~. D
sy_lixiang 发表于 2010-3-26 16:32

这个方法可行,偶就是这么做的

sy_lixiang 发表于 2010-3-26 16:32

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。

其实这问题应该很常见，设置的不适合会报N多恐怖的DRC啊~!

zly8629481 发表于 2010-3-26 13:31

自问自答，自娱自乐，很好很强大。
另：Allegro中的DRC间距全部指的是Air Gap！

sy_lixiang 发表于 2010-3-26 07:44

自己的问题自己解决。。。

把pin to pin设小点儿算了。。。这可能是最方便的解决方法。。。

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