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DDR3请教急急急

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liuchao6102616

发布时间: 2018-3-16 11:07

正文摘要:

没有做过DDR3的PCB Layout 查了一些资料请教几个问题：如图单片分组：数据组1 数据组2 地址命令控制时钟一组 0 Y7 ?9 |7 B. b! p* W$ m7 F4 @问题1： ...

linbanyon 发表于 2018-6-3 10:41

谢谢

linbanyon 发表于 2018-5-29 13:45

谢谢

wqy-pcb 发表于 2018-4-2 10:56

DDR3都是分三组每组一对差分线组内登场数据线误差最好不超过5mil 地址线误差最好不超过20mil 你可以参考相关设计layout指导文档

lw3530 发表于 2018-3-21 15:24

每组数据同改组内的DQS等长。误差多少看手册，不同的主控对等长的误差要求略有不同。。

cjz351421568 发表于 2018-3-19 17:58

谢谢分享

deGory 发表于 2018-3-16 16:08

Between signals in the byte (DQ, DQS, DM) - 1-5 mils
Between signals Address/Command/Control - 100-200 mils
between signals in the diff pair (DQS, CLK) - 1-5 mils

deGory 发表于 2018-3-16 16:00

See tn4113_ddr3_point_to_point_design.pdf

superlish 发表于 2018-3-16 13:14

分组等长，组间不需要，你可以找个DDR3的板子来看下，论坛上也有

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