rainbowII 发表于 2017-12-12 08:56
1 G! [/ h  D- e" G) k8 a- D' s谢谢你的回复，可以再具体些吗

我以为你说的是PCB，所以给了这个答案，但是你说的是原理图......
- e1 L# n, A2 ]& u我的方法不能解决所有问题，但是能解决部分问题。菜单project->project Options->Connection Matrix，点击红色框里的图块，使其变为Error。
: \7 d, t/ `- l那么进行project->compile....时，所有属性为passive的引脚，若没有连上线，就会报错。元件引脚属性默认就是passive，除非修改过。
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软件可以检查连通性  T+D+R

yihafewu 发表于 2017-12-11 17:03
tools->Design rule check

. j1 k% Y/ {- d. [. a1 l, J$ ?9 Q谢谢你的回复，可以再具体些吗
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软件可以检查连通性  T+D+R

tools->Design rule check