请教一个叠层阻抗的问题

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发布时间: 2017-7-5 18:54

第一：下面两张图片红色框中显示的阻抗是怎么得到的？ * U9 {& q$ g; K$ c& K第二：第一张图的几个走线叠层阻抗都是50欧，是怎么得到的？通常情况下不都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的 ...

suzhiyuan0418 发表于 2018-3-2 08:10

liujian1987 发表于 2018-3-2 07:53: V7 {1 ^% O$ W6 W9 |
看不到图

5楼有图。

liujian1987 发表于 2018-3-2 07:53

看不到图

5楼有图。详情回复发表于 2018-3-2 08:10

bybo-g 发表于 2017-8-8 09:12

稍微好一点的叠层其实是信号层在3/5/7/10这样会没有相邻层的影响，还有就是阻抗会比较好控制，另外可以调整铜厚，线宽和与参考层的距离来调整阻抗

阿布诺 发表于 2017-7-28 15:52

调整你的介质厚度，当你线宽固定的时候，板厂会通过调整介质的厚度来控制你的阻抗。

csw123 发表于 2017-7-17 10:49

hz20120501 发表于 2017-7-13 17:04

可以通过调整叠层厚度来改线宽呀，为什么每个core直接都要用2张 2116，他这个资料中的阻抗是依据实际的走线算出来的吧，并不是是说那层的阻抗，应该只特定线宽（比如8mil）的阻抗

张湘岳 发表于 2017-7-6 15:33

有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧

下面图片就是资料上面的全部内容，就是不明白两个叠层右边所写的阻抗是怎么得到的。因为正常情况下都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗。但是按照第二张图的话，每层的阻详情回复发表于 2017-7-7 10:56

pcb_alan 发表于 2017-7-6 14:43

迹Сlayoutμ迹ο峧

pcb_alan 发表于 2017-7-6 14:41

迹Сlayoutβ迹ο峧

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