工作一切正常是在所有场景下都正常吗？有大批量长时间运行无故障的实际验证吗？可靠性是设计出来的，不是靠蒙。

阻抗自己计算下，大概差不多就行了，没有绝对的，我是这么认为的。说到阻抗问题，有些硬件还真跟LAYOUT工程师扯蛋。

学习中
5 {! m. y7 s: d( K$ ?2 w, \; H

shiyi_jiang 发表于 2017-3-3 19:25
( [8 e7 ?' c/ z* D2 u是了，可以分开做。
# R: L. B; H* G6 B' w0 |另外，我还是想提一下，我的确是看到了那种DDR3不做阻抗控制的布线。
) Y/ }* ]" k9 ]+ m目标板层叠结 ...

你自己计算下，就会发现很好做。

shiyi_jiang 发表于 2017-3-3 19:25
- ^! [; n' U7 F5 P/ O是了，可以分开做。
另外，我还是想提一下，我的确是看到了那种DDR3不做阻抗控制的布线。
目标板层叠结 ...

4 v+ r! c7 d8 H/ {7 {/ T5 s5 @这个叠层好控制阻抗的，如果需要，板厂可以帮你调整介质厚度和线宽
, T: Y" R- r: E

: s6 Y! Z6 o( g% o  Y2 i. M- }

shiyi_jiang 发表于 2017-3-3 19:25
3 t" \! L  T1 m8 y' C" S' @是了，可以分开做。
另外，我还是想提一下，我的确是看到了那种DDR3不做阻抗控制的布线。
目标板层叠结 ...

[size=14.0000009536743px]可以调整叠层啊，ART01和ART03走线不需要一样粗，调整线宽，如果要做阻抗基本上是假8层去做了，不过还是比8层便宜。

1 用共面波导方式做阻抗
8 Q4 x. c3 y+ Q. U$ E, G" l2 如果是多层板，射频阻抗部门内层挖掉，再用共面波导方式做阻抗
& v/ T2 N& [% J1 k* q4 R# u3 射频加粗做阻抗与DDR做阻抗完全可以独立