菜鸟学习了   谢谢

Head4psi 发表于 2015-10-25 14:26
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( e# P1 z9 l( x' |2 c) j就信號本身的要求而言，差分信號就如同單端信號需要通過一定的電平及維持一定的 ...

/ G" b- y9 G5 O1 k3 q# M解释得很清楚，非常感谢，真的深究起来这里面东西还是很多的。

tanghao113 发表于 2015-10-25 00:00
那么怎么理解差分CLK的VIHdiff(ac)这个电平阈值的意义呢？

參考 JESD79-3E Spec.

就信號本身的要求而言，差分信號就如同單端信號需要通過一定的電平及維持一定的時間，
我們不希望差分信號只通過交叉點一點點就當成是轉態，這很可能只是 Glitch。
但就時序而言，它就是一個相對的關係，你會想那應該也要用 VIHDiff 點當基準點，這樣才
是的個認可的信號 (認可的基準點)，但是因為這個點的時間是變動的，要定時序規格就會很麻煩，
用交叉點為基準，就非常明確，只要時序餘量把變動因素考慮進來。例如 Derating value。
另外，時序中有一個 CLK 與 DQS 的相對規格，你自己找找，也許它是以 CK/CK#的 X point 到
6 S; {: ^$ ]+ E3 e: [$ \DQS/DQS# 的 VIHdiff(AC) 為量測點。
# ?$ V6 Z7 a& A4 B
Vix 越大情況之一是差分信號的 V+ 與 V-信號的上升／下降沿的斜率差異越大，它可能造成
% p8 b( Z. n! r8 p* z. }Duty cycle distortion,或 clock Jitter。但若保證它每一個周期都是完全一樣的歪斜，那每一個時脈
的周期還是可以維持一致。然而 Vix 若是太大，其電平對電路的實現可能也會有一些影響，所以訂
& |* f' C8 n) r0 B一個 VIX規格來限制差分信號正負輸出的 Slew rate 不要有太大的差異。
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Head4psi 发表于 2015-10-24 23:12
# n3 p7 ]( m% V5 s. ~DDR3 Clock 是差分比較器，差分时钟的交叉点就是就是內部寄存器的時鐘沿，用來鎖存 Addr/Cmd 信號。所以 ...

: n* u& X  j" U4 [6 ?! r那么怎么理解差分CLK的VIHdiff(ac)这个电平阈值的意义呢？
9 V$ a! a" N. S7 q3 r$ g' U
" I2 {% N( n* u% P* n4 `
VIX 的變化對應到時間軸就是產生 Clock Jitter，影響到時序的容餘。
" r# s/ ?/ u% M4 V$ T--能否详细讲解一下呢？让您费心了，非常感谢。

DDR3 Clock 是差分比較器，差分时钟的交叉点就是就是內部寄存器的時鐘沿，用來鎖存 Addr/Cmd 信號。所以時序以交叉點為基準點來定 Setup/ Hold time。

Addr/Cmd 信號是要被鎖存的單端信號，在信號轉態的時候，電平穿過 Vref 後至少要達到 AC 電平後才認可這個信號，這牽連到信號轉態後需要穩定的時間，所以使用 Setup time / tIS 規格。 當信號穩定後且被 Clock 觸取後，信號本身還要維持一段穩定的稱 Hold time，它的電平可以比轉態這種動態電平時略低一點，以 DC 稱呼此規格，它涉及 Hold time，時序規格就用 tIH 。
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8 v% w- }% s% ^8 O; y% ^( B4 uCrossover Voltage（交叉点电平位置），那么这个指标的重要意义为何？會出现问题 ?
VIX 的變化對應到時間軸就是產生 Clock Jitter，影響到時序的容餘。

cousins 发表于 2015-10-23 16:50
理想的读时序是从交叉点，但你要明白，没有这么完美的方波给你读，数字电路都是读电平的，不像模拟。
* v3 }, O6 c& u$ K& H" T实际 ...

: d+ b& s: p: [$ r我明白，考虑噪声的情况下数字电路必须有一个迟滞比较电路，所以有Vih，Vil
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" M( o. x& p' N6 e3 g" h: z& Y按道理差分时钟的触发电平应该不是交叉点，而是VIHdiff(ac)，从其电平定义为2 x (VIH(ac) - Vref)可以看出，正好是单端的两倍。所以我才有这个疑惑，严格的来讲，应该从时钟的VIHdiff(ac)电平开始算时序。那么规范是为了简化计算还是给直接忽略掉这部分时间了，还是我哪想错了？


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理想的读时序是从交叉点，但你要明白，没有这么完美的方波给你读，数字电路都是读电平的，不像模拟。
: n* P5 q9 S- p" b$ h: W实际读时序，建立在AC threshold，保持在DC threshold。
还有Vih和Vil的持续时间是有要求的，达不到，那么源同步电路无法完成跳变和寄存器锁存。
这就是原因。cross point偏移会造成时序裕量减少。