fallen 发表于 2015-9-23 17:16 这样的话我RMIL走线大概会在600mil左右,也就是15个mm,然后FPC接插件线长会在10mm,这样下来总的长度可能会到30mm,这样的长度对RMIL来说影响不会太大么 而且这些线发送和接收组内最好是等长吧 他这个频率最大125M 那么这个传输线必然会对其他信号有干扰吧 所以这个传输线我最好得加个屏蔽什么的 |
zlpkcnm 发表于 2015-9-24 16:123 d' D' G. W, x( q7 D4 I 按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就是想差分对的EMC好控制 没想和网口变压器距离远近到底什么情况这个问题: e& b8 r1 A; x |
liuxiang5119 发表于 2015-9-25 08:557 _# ~. u; r. K* v) ]( X 差分高速信号走内层,EMC很好控制;如果走表层好像有问题" z* N4 J k. o0 U9 Z . I8 K( y+ Z6 Q( ` 5 Q' K, n2 \5 I8 ], @ 我个人认为差分线平面,差分线外的磁场比较弱,因为两条线电平相反,但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强,两条线产生的叠加了。那么差分线过度(太长)放在PCB表层会引起EMC问题。这是我个人理解。 |
ATERHOS的嗎?我沒記錯,這一個EMI很強,建議選一,LOM的MDI DIFF應該沒哪麼差,我記得INTEL LOM的MDI 長度,好像也不短,INTEL BROADCOM 有建議,CHIPSET遠離TR,你可參考看看。 |
第二种方法好。第一种方案,UDP不能走长线,一般都要求不超过2cm!而第二种方案的MII走线就可以较长。 |
没这样弄过 |
总的感觉,RMII或者MII线长点比PHY到变压器的模拟线长好点。楼上各位高手已经分析得差不多啊,学习。 |
& {; P m( B$ i 单从网络的布局看,那么肯定是第二种好~~~但是从整个设备或者系统的话就需要去衡量了~~~ 首先如果楼主选择第一种方案,那么楼主需要考虑到网络的性能,要尽量缩短PHY与网络变压器的距离,以及所使用的连接器,线缆是否满足要求。 ' b1 M% n% q) E9 I [. Y. V5 R 另外对于内存影响,那就尽量避开吧。可以采用屏蔽手段什么的。. [( F5 E* t+ u c* m+ g0 o ) y3 W# |: S5 `4 z 整个系统还是需要楼主好好做一个方案评估,以及EMC评估。EMC如果过不来那是致命伤~>_<!!!4 ]5 o5 z2 I' @ |
zlpkcnm 发表于 2015-9-25 09:34 理解这个现象 但是实际应用是差分线在PCB上走线大概在2cm左右,然后经过接插件到接口板上,而且接插件上的接线是可以做屏蔽处理的,总比十几根高速线引出去好吧(个人感觉),! u8 U/ O* w/ D7 ~* }# h7 l* f* o* t& { 但是现在好多事说第2种好点,这样网口变压器离PHY芯片近点。但是接插件引出线大概在20根左右 (加地线),接插件压力好大感觉4 j& Y' S4 {! [: j* T5 V $ y% ~( Z z- { |
第二种~~~~第一种你会知道什么叫住丢包严重,你会知道很失败~~~而且第一种很可能对EMC影响大; `/ I6 A8 E0 l- f6 K8 h |
学习的漂过 |
liuxiang5119 发表于 2015-9-23 17:38 原因版主说了。. F9 x @; c ]" Z( q! B$ h 信号方面,实际弄过RGMII,SSSMII,MII走个30cm刚刚的,QSGMII都有30cm左右,这些虽然不一样,但以此类推,只要线长误差不太大,你那随便整了,不过还是可以整个组内等长,和其他信号拉开到5W间距足矣,多层板子就走到内层去,稍微注意下,相出问题都难。 |
有条件的话,可以做下网口一致性测试,看看。 |
liuxiang5119 发表于 2015-9-23 17:38 没事,放心大胆的弄。SDRAM的CLK 166M的都是随便画,当然这跟芯片的时序也有关系。你只要按照一般原则处理好了,是没有问题的。* R$ s3 f1 V# \5 y2 D |
关于我们|手机版|EDA365 ( 粤ICP备18020198号 )
GMT+8, 2024-9-20 19:58 , Processed in 0.089042 second(s), 39 queries , Gzip On.
地址:深圳市南山区科技生态园2栋A座805 电话:19926409050