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DDR3拓扑结构疑问

查看数: 833 | 评论数: 13 | 收藏 1
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    组图打开中,请稍候......
发布时间: 2015-9-23 08:42

正文摘要:

针对DDR3设计有如下两个疑问: % f; i4 W1 {0 D' c- r9 p% I- M' P ( G2 h& K8 b5 [* v( r1、DDR3地址命令等组线通常采用fly_by结构,那么该结构想对其它拓扑的好处是什么?有没有合适的文章推荐参考。9 ^" f' b&n ...

回复

None_feiyu 发表于 2015-9-24 08:36
honejing 发表于 2015-9-23 22:09
0 o3 M' f5 ]1 V* u, m1. ... DDR3支持『读写平衡』2 m1 ^7 u& f2 m. P4 w# W& `- @4 i
請問读写平衡是甚麼意思?這個術語對照的英文是甚麼?
+ g$ z1 V& K  d: g' ^. d1 Y; P# X: G
Honejing:
; }, d! c8 h2 T0 ~; A3 q针对第1点参考楼下Kevin回复,谢谢。
* z9 {) |0 o7 I. D. q! W他的回答比较详细了。, R* m% D' L; d7 P" |! G* s2 c4 b& j
None_feiyu 发表于 2015-9-24 08:35
kevin890505 发表于 2015-9-23 22:30; m# ]" P! u- N
个人理解:write& read leveling的主体是controller,大体过程可以从JEDEC标准里面看到,大体是通过控制 ...

0 G6 u# k% }( Q7 |  L  S谢谢Kevin。9 m: `. r- i6 C! l8 B$ c2 I
还得继续努力学习。
kevin890505 发表于 2015-9-23 22:30
None_feiyu 发表于 2015-9-23 14:33. ~% n2 {) M1 k& n1 y2 @
谢谢 Kevin。- ~! G9 }: x) |6 \. o9 X
另:2 `. {8 ]4 I6 a3 W) m: S
      1、DDR3支持读写平衡,在DS里面是以支持 Write Levelization Supported为准么 ...
2 |+ ]5 o) f/ I
个人理解:write& read leveling的主体是controller,大体过程可以从JEDEC标准里面看到,大体是通过控制器和DRAM之间进行多次反复的training,来得到控制器到每个DQ组(不能说颗粒,因为X16的上面包含两个byte,需要分开计算)的不同延时,然后在写入数据时根据这个校准的结果进行不同延时,保证8Xn位数据的统一到达,写过程也是根据这个校准结果来延时的。
1 I! e8 T7 i' ^1,这个可能是一种习惯,从上面过程不难看出,其实write leveling & training是主过程,支持的同时应该是支持read leveling的,所以就成这样子了,我猜的,不确定,没仔细研究过;1 N, }$ e' P. _7 s7 w* q
2,是的,同样从分析结果可知,如果你有4个颗粒,延时不一样,但是你没用T型拓扑而是fly by,那么4个颗粒之间的延时肯定是不一样的,那么在地址控制命令依次到达后,数据写入和读取就完全对不齐,乱的,肯定没法用了,当然不排除速率低到一定程度是可以用的;
( }3 `; t# @% ~  h# |6 F' |$ ]+ |3,口语了,是的,真打板就浪费表情了。
# I8 M' b% o: o0 {6 @3 X

点评

谢谢Kevin。 还得继续努力学习。  详情 回复 发表于 2015-9-24 08:35
honejing 发表于 2015-9-23 22:09
None_feiyu 发表于 2015-9-23 14:33. W: t% d- ]: T+ B: w, B
谢谢 Kevin。
4 K# f5 t& B9 c' U1 N5 ^; l另:
$ C  r- q. @/ h9 f      1、DDR3支持读写平衡,在DS里面是以支持 Write Levelization Supported为准么 ...

& @/ D+ h/ U/ F  V, a) z1. ... DDR3支持『读写平衡』
, |: M; b3 [3 |! P* |; Z3 G( s+ j請問读写平衡是甚麼意思?這個術語對照的英文是甚麼?' n  O# T6 u8 n8 R1 o- N9 u2 [: q7 {
+ x+ a5 H8 a! S2 ]' \" ]

* o9 h, N8 ?" E7 k" O2. 對 DRAM 顆粒而言,只要它支持 Write liveling,那就可以用 Fly-by topology。
! B+ D8 \6 T3 P- P, Y5 X$ R% ^. I% d# q# c9 U

, j' f! ^7 A6 ^& J2 g) W# K: g7 e& {( y
, t" k! B3 Z% e$ P2 J

点评

Honejing: 针对第1点参考楼下Kevin回复,谢谢。 他的回答比较详细了。  详情 回复 发表于 2015-9-24 08:36
kljy911 发表于 2015-9-23 21:20
DDR3的数据同步怎么做?常规存控初使化、控制流程有相关资料吗?
kevin890505 发表于 2015-9-23 13:19
1,fly by相对于其他的更理想,因为到每个颗粒的分支最短(要layout做好当然),但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势,但在多个颗粒比如4个8个的时候效果就明显了。* @$ |! G7 q: k# `3 ^! U) Z, R
2,不支持读写平衡的,用了你就洗白了,画之前一定要肯定这一点。
! n  b5 e( o0 B# Q; w3,同组同层主要考虑得是串扰和过孔长度问题,对于小于800M的,如果你能把层叠阻抗,和其他信号线的间距控制好,不同组同层也没问题,只是信号质量比起同组同层差些,但是余量还是很大。速度再高,就不要冒险了,当然如果把过孔长度计算,然后再把间距阻抗控制好,可能是可以的,但没试过,哈哈,冒不起险。

点评

谢谢 Kevin。 另: 1、DDR3支持读写平衡,在DS里面是以支持 Write Levelization Supported为准么?(可以参考图片截图) 很少看到有Read&Write Levelization Supported。 2、假定  详情 回复 发表于 2015-9-23 14:33
carol8688 发表于 2015-9-23 13:11
學習
菩提老树 发表于 2015-9-23 12:04
对于第二个问题,我猜十有八九是一个有经验的工程师做的,因为在他们那里默认就是fly-by啦!
中臣 发表于 2015-9-23 10:37
資料全英文啊,看著頭疼,

点评

支持!: 5.0
支持!: 5
進口狗糧不含地溝油黑心成份!^_^  发表于 2015-9-23 10:40
天天在线 发表于 2015-9-23 10:17
学习
None_feiyu 发表于 2015-9-23 09:16
超級狗 发表于 2015-9-23 09:091 K* o. F4 @% T; H- \4 S+ Y
踢哀(TI)技術文檔 - DDR3 Design Requirements for KeyStone Devices

5 J8 Q  I% D2 U8 E* ~$ s/ @$ _/ O谢谢版主大大。4 Q- m4 }7 z8 X/ J
另:+ {2 G) j) h1 @8 u+ Q& e9 r* r
4 C% L$ z) E1 a+ H( k3 }' `9 W
     1、通常DDR3走线会要求信号分组,且要求同组走线保证在同层,但实际上看过一些板子Layout,发现同组信号线完全在同层的几乎很少,请问同组走线保证在同层要求是否过高?
% g# q- |4 C+ n0 L! h2 _. N7 O% U* Y7 \6 j# C/ g
     谢谢!
" Q# H* a4 J& v3 b
超級狗 发表于 2015-9-23 09:09
踢哀(TI)技術文檔 - DDR3 Design Requirements for KeyStone Devices
- ]: s  N$ v2 I/ A2 I' L7 T  k5 M4 ]$ A

sprabi1b.pdf

582.13 KB, 下载次数: 99, 下载积分: 威望 -5

点评

谢谢版主大大。 另: 1、通常DDR3走线会要求信号分组,且要求同组走线保证在同层,但实际上看过一些板子Layout,发现同组信号线完全在同层的几乎很少,请问同组走线保证在同层要求是否过高? 谢谢  详情 回复 发表于 2015-9-23 09:16
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