jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu 发表于 2011-11-16 20:37
  `  r7 H4 G" C/ }# m一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
! T6 s0 B& I& b" t' _1 E0 V这方面是否有详细的理论解释?
如果需 ...

非常谢谢jimmy回复,


: J7 R  k( E5 D  N. N. ]7 u  K
另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
3 ^4 b5 u( B" ^" G  a2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
0 N+ g- f) q. \- Z 如DDR的数据线与控制线是否要求等长?
, l+ K: k9 d. B7 c) y( O地址线与数据线是否要求等长?
9 t5 s# F+ L$ C# h, o5 ~$ {或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,

另还有一重要问题,
2 u/ M8 O. d8 l通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?

另对于双DDR,或多DDR,如何等长?
9 _+ L* l7 {! j) X, |- e
3.以前经常有听到较多数据线时,如16根时,
7 G& v5 d1 W4 N$ e4 R走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?

- E: ^, B9 ~4 D& R4 p6 T4 M2 C
' G; `& S/ J( m2 m5 n
0 Z- K$ M8 v3 r# E9 Z8 q* h) Z
5 C" e  K) B) [. c

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

) G0 w. {' t3 w7 f0 F) x; O解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
$ @3 W" @* p  w& H
9 s) v; ?7 u% R另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

! o% z" T, E8 Q& |" x6 b( H$ I& P想加多少就加多少。可以比推荐的多加几个。

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
- U: p$ D( v5 b/ o; ~0 [' V我上次打了一半感觉内层短路了。

原帖由 zltwin 于 2008-12-5 11:50 发表
, E3 ]( J2 ~+ N- u+ B4 i: f由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

, i- b4 t- w% N6 I( Q8 M8 i! K0 [3 y
Ln
/ B1 J: j3 m1 s2 x( n8 X
5 j: r5 g- s/ T5 `1 B9 rn是你要切换的层
$ Z, n' l8 ^+ G& L4 `
比如你要切换到第3层，请输入：L3
% d5 l8 j7 X' g- ]然后回车

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
( S  L6 z* R* L5 U可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

' G! Q0 z; m$ o$ D那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
/ c4 E; W! K7 H2 T! c我是菜鸟，希望楼主耐心指教

jimmy:

* `( w: Z' {0 B比如创建元件,丝印外框统一做在all layer
& ~% |5 f# v( @( ?. n! P. X: D
2d线宽不低于5mil

; ]' r2 H7 L8 y. oTEXT等信息不添加在TOP或BOTTOM层

等等...

[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

rose_333 发表于 2017-5-16 10:13
; F2 r3 D' |+ m2 O$ S9 L+ Morcad原理图如何在logic中打开？

2 U3 d; i6 T. v6 B隔辟部门的硬工，要我帮忙做PCB，给的ORCAD原理图，是*.dsn,这样的文件 ...

版本过高，要他转个16.2以下的给你再导入

orcad原理图如何在logic中打开？
$ Z( t. p6 g+ z1 x* u
隔辟部门的硬工，要我帮忙做PCB，给的ORCAD原理图，是*.dsn,这样的文件，打不开。别人给的也是这样的文件，可以打开。为什么他的文件一导入，程序就出现（Fatal run-time error)。在线等回答。谢谢了！

请教一个关于PADS模块复用的问题。
6 Q, [! x4 V  {. C# ?4 F9 J我想借用参考设计（其他公司提供）的一个模块到新设计中，复用的模块可以调到新设计中，但是位号还是参考设计中的位号，没用同步新设计中的位号，这是怎么回事呢。
0 {+ U3 X9 u7 W! t2 U- H8 }2 h

你好，请问怎么修改pads9.5的快捷键，上网查说是修改menufile.dat ,但是找不到这个文件请问大家都是怎么改的，上次在板子里面设定改了一次成功了，但是只针对那一个板子，以后打开新的板子还是需要重新设定，请问原文件在哪里？帮帮忙，谢谢了

厉害

jimmy版主
    你好！请教一下，制做PCB封装怎样精确的画元件的丝印的长度，比如画个长方形居中在元件周围怎样定位画这个长度，就像ALLEGRO这个软件一样用坐标输入X长多少，Y长多少，一次性就画好了这个长方形，很方便，请问PDS有这个功能么？
+ w- J. I& K/ V! h0 D

看了这个贴子，还是学了一些东西，谢谢大家的提问，更谢谢大师的解答。

:):):):):)

Hi jimmy 您好！
) Y* j' y+ B- M/ v( P   请问Plane Hatch Outline怎样做出来的？ 前几天打开一份LAYOUT资料（6层板），发现中间层的覆铜边名称为Plane Hatch Outline，按常规覆铜方式不能覆上铜，用灌注工具就可以。找了很久都没有发现，故请问Plane Hatch Outline是怎样做出来的？谢谢！

如下图就是所要的效果图，但是现在覆铜就会报这热焊盘出错！

各位大神，现在我有一个问题；就是现在这GND网络，我要做正交/斜交不是过孔覆盖！但是设置正交/斜交这些后覆铜会显示热焊盘出错。请问怎么设置这GND网络覆铜后是正交而覆铜不会报热焊盘错误！

大师最近不知道怎么啦,连一个软件我都装不好了,现在我暗恋对象和我越来越熟,我要是再没装好软件正常学习就麻烦啦n能不能搞个破解好的用用?现在这个软件对我来说不仅仅是用来学习的拉,还可以用来吸引对象的呢!!!!!!

大师好男人,可惜我不是女娃子,

@jimmy 你好，我是主要是用cadence的，现在因为有同事只会pads9.5，现在有个很大问题。
; K4 N  ]9 C# E$ W我这边主要画一些原理图，他们那边主要layout，但是由于orcad给他们，他们导入logic，会有很大问题，当我设计原理图里有复用模块的时候。那边导入后，所有复用的模块中相同的网络名都变成了一起。
6 y! Y$ p4 f# f) j8 g所以我想让他们学会oracd画原理图，pads来layout。想问下有没有办法可以直接orcad选中，pads高亮的办法啊？我现在用的cadence是16.6的，我也可以转成16.2的，他们使用pads9.5的。
7 |0 U+ k/ q" Z$ Z$ W现在我已经很抓狂了。。。
& X- d! r- p  h: d( d# K7 cPCBNavigator这个已经不更新了。。。。