1. J10基极加100nF电容（可适当加大，推迟J10导通）
2. R7改为10K（可适当减小，跟PMOS结电容有关）
3. R6改为100K（可适当减小，加快J9导通）
8 D' A0 j% c) F) h; Z

fallen 发表于 2015-1-28 14:14
, ]1 f+ y. D  ?问下VCC是否是和IO口一路的电源，比如3.3V，如果不是先查下上电时序
如果是，那么把R6改小，比如4.7K。

关于3.3V时序，3.3V会比VCC晚起来一点点。
; z/ I( W2 M* V4 t; ]) JIO是通过单片机来控制，是VCC通过LDO降压后给单片机供电的。
) ]0 z1 y& D6 |: @( }但是我做过实验的，IO与单片机断开，直接让IO信号接3.3V和VCC两种方案，接3.3V时，MOS管还是跟之前一样有导通脉冲且脉冲电压有8V左右，但是接VCC，MOS管的导通脉冲电压有时小，有时大。

楼主，你不觉得在导通瞬间，J9和J10是存在导通冲突么？有可能存在J10的基极先高电平，然后MOS管G极低电平，瞬间导通，然后J9基极拉高，J10的基级又变成低电平了，mos管G极拉高，mos管关断。因为R6比R1大，三极管基级对地是有电容的，基级电压其实是一个rc上电过程，那么明显，J9的基极比j10的基极上电晚一点点咯，建议j9的电阻小些看看是不是这个问题。

把C1改接到Q1的GS两个脚上就可以.因为上电初期C1上的电容是没有充电的,在上电期间g极就是从0V缓慢上升的,所以Q1是从导通再到截止的.
' q( d9 O3 A+ W8 h) |9 I2 D
2 F* p4 k8 a$ H4 ^: ~  z0 v8 v; p5 |; B9 k电路的阻容参数要优化

分析
2 p2 P4 C/ ?5 t4 U/ n( I5 r2 q. ]9 {, b1. 将J10 去掉看看是否还会有瞬间导通情况，如果还是不行就是R7电阻大且有C1延时使得PMOS的Gate不能最快达到高电平。
2.上一步线路优化完毕后，可以将R2去掉看看是否是IO端影响了。
3. J10的基极可以加一个0.1UF的电容延时一下试试。
你这个电路感觉复杂了点，可以用一个3904控制的。

搞定了没？

上电时你的IO1-2管脚应该是低电平，并不是上电顺序的问题，还有你是用什么做的仿真啊

改用MOS管 2N7002试试吧，讲J9，J10用2N7002代替，再往J10的GS上并一个1uf电容

可以試試在 J10 基極對地接一個電容看看，延長J10的開啟時間。

楼主，IO口上电瞬间有可能是输出低电平的，再说你的VCC是多大？也是12v么？12v能上拉IO口么？那么高的电平？控制pmos用一个三极管就搞定了，基极下拉，用IO上拉来导通三极管。

把R1和R7都改成10K试试

fallen 发表于 2015-1-28 17:47
& J0 V, L8 {6 Y  N0 w& x- F按照你目前的实验来看,加快基级的电压了,那你可以把R6减小，并且尝试在上面并联电容，看是否有改善。

我仿真过，R6改小的话，IO1的电平上升过程中，有些过程出现J9处于放大区，我这个电阻配置，能让它直接从截止区直接过度到饱和区。
; Q; E& U8 F+ x! R( T- i

# U$ h' x4 N% F; Q( {4 ?1 z应该这样接吧

r6改为10K，试试

ctq1235 发表于 2015-1-28 17:41
8 ?9 q. M$ X2 j% O, YC1我已经去掉试过的

* K. h& O9 r, \$ |( V/ v按照你目前的实验来看,加快基级的电压了,那你可以把R6减小，并且尝试在上面并联电容，看是否有改善。
2 W5 t, J& i! O% N. \- Z+ C2 ]

fallen 发表于 2015-1-28 17:04
楼主，图纸画的清晰一点，这样分析问题也好。
你把C1去掉。

C1我已经去掉试过的