zgq800712 发表于 2014-12-3 00:13
  u; C: B# D& r' Z& v) L3 a可以发到FPGA区，上面多是差分信号。DCO+/-你可以认为AD9287芯片内部吧CLK+/-倍频了4倍，这样在一个CLK周期 ...

你好，我用的是Altera的FPGA，quartus里面有ALTLVDS模块，可以实现数据的解串。
          我理解是接收的LVDS模块部分，只需要CLK输入和DATA数据即可，LVDS模块会根据选择的解串因子自动倍频再采样，然后转化为并行输出的数据。
( O, ^( d% i% U" Q          不知道上面的理解是否正确？如果用这种模式，那么DCO的用途何在？

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- N9 d9 O* Z# o( `( ?) I可以发到FPGA区，上面多是差分信号。DCO+/-你可以认为AD9287芯片内部吧CLK+/-倍频了4倍，这样在一个CLK周期就是4个DCO周期。  DCO时钟类似DDR它的双边沿多传数据的，所以4个DCO周期8个时钟边沿就可以传送完ADC的转换出来后的8位数据。
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时序你也看到了FCO逻辑0或者说下降沿后 有4个DCO边沿（双边沿），这个就是ADC的高4位数据。
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