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[射频] 如何设计并调试锁相环PLL

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发表于 2019-9-27 15:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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简 介& y$ |8 d3 C* a: u! s7 l, r: }) H. M

0 \% Q9 Y; \1 }0 {) R4 G. ?" t设计并调试锁相环(PLL)电路可能会很复杂,除非工程师深入了解PLL理论以及逻辑开发过程。本文介绍PLL设计的简易方法,并提供有效、符合逻辑的方法调试PLL问题。
' ^& |  [3 S" q/ m% s, [3 I6 h/ i: x

& V; A2 s6 l6 Q1 s& q
/ c( e) B% O1 L% l : v1 q; x7 \. ^
甚至在真实条件下通过ADIsimPLL仿真PLL电路时,结果也可能是不够的,除非真实参考以及压控振荡器(VCO)的模型文件已包含在内。如果未包含在内,则仿真器将使用理想参考和VCO进行仿真。若要求高仿真精度,则花在编辑VCO和基准电压源库文件上的时间将会是值得的。
. B; }! k" T* a
8 j9 R# Y0 n3 s0 S. NPLL使用与放大器类似的负反馈控制系统,因此环路带宽和相位裕量的概念此处依然适用。通常,环路带宽应设为PFD频率的十分之一以下,且相位裕量的安全范围为45°至60°。此外,应当进行针对真实电路板的仿真和原型制作,以便确认电路符合PCB 布局对寄生元件、电阻容差和环路滤波器电容的规格要求。# j: T4 {1 U3 i7 ]
; l# g/ m4 x6 C7 W
有些情况下,暂时没有合适的电阻和电容值,因此工程师必须确定是否能使用其他值。在ADIsimPLL的“工具”菜单中隐藏了一项小功能,为“BUILT”。该功能可将电阻和电容值转换为最接近的标准工程值,允许设计人员返回仿真界面,验证相位裕量和环路带宽的新数值。
. Q4 Z) ]/ K% W: U0 L
' I: ~5 M2 N- H! C; \5 ~寄 存 器, H, ?/ }* I( u+ b

5 w) T4 s( G. q; NADI PLL提供很多用户可配置选项,具有灵活的设计环境,但也会产生如何确定存储在每个寄存器中数值的难题。一种方便的解决方案是使用评估软件设置寄存器值,甚至PCB 未连接仿真器时也能这么做。然后,设置文件可保存为.stp 文件,或下载至评估板中。图1显示ADIsimPLL仿真结果,提供诸如VCO内核电流等参数的建议寄存器值。  P  e, G2 G  Y
, C  f: l6 X5 c6 s, k# U3 V+ ]  k+ f" C
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  B3 {  A) a- u, Z, z # h+ O* u; g1 [0 l2 |" C) K
从热设计角度来看,可在PLL 芯片底下放置一个导热接地焊盘,确保热量流经焊盘,到达PCB和散热片。在极端环境下使用时,设计人员应计算PLL芯片和PCB的所有热参数。) M" F" ?  F% ^! H" u( d0 B0 }  S4 J$ |
5 T( H4 ]: _# c
有效利用MUXOUT
$ w4 t0 ?" S# _5 Q0 u3 _
& q, d  x/ w! i5 q. ]在调试阶段开始时,若PLL不锁定,则很难确定应当从何处开始。第一步,可以使用MUXOUT查看是否所有内部功能单元都正常工作,如图2 所示。例如,MUXOUT能显示R计数器输出,指示参考输入信号良好,且寄存器内容成功写入。MUXOUT还能检查检测器的锁定状态,以及反馈环路中的N分频输出。通过这种方法,设计人员可确定每个分频器、增益或频率值是否正确。这是调试PLL 的基本过程。
- Q; O* z* A& Q$ n( C8 ]$ }0 {* {7 @- b
2 N% r  D. {1 A8 |& I# Z% n$ k: p8 N1 U( \8 Q

/ C3 G* u1 m( z% D' ~频谱分析
4 A5 Q8 m8 L! ], B
4 g8 x8 v+ }- L7 m: L频域中的问题更常见、更复杂。如果使用频谱分析仪,则应当首先检查PLL输出是否锁定;如果波形具有稳定的频率峰值则表示锁定。如果未锁定,则应当遵循前文所述的步骤。) x6 A/ d/ B* ?% E- l4 h. L; h
1 W" m9 Z( Z* ^5 o7 K
如果PLL已锁定,则收窄频谱分析仪带宽,以便确定相位噪声是否位于可接受范围内,并将测试结果与仿真结果对照确认。测量某些带宽条件下的相位噪声,如1kHz、10kHz和1MHz。  v$ m4 J, I: S& a, [
, t5 z$ K6 ~. ^/ P! {- i" n
若结果与预期不符,则应首先回顾环路滤波器设计,检查PCB板上元器件的真实值。然后,检查参考输入的相位噪声是否与仿真结果一致。PLL仿真相位噪声应与真实值接近,除非外部条件有所不同,或向寄存器写入了错误值。' e: f1 x3 P: T  e$ w. G
# b8 W3 ~' a3 j  ~" B( ]
电源噪声不可忽略,哪怕使用了低噪声LDO;因为DC-DC转换器和LDO都可能成为噪声源。LDO数据手册显示的噪声频谱密度通常会影响噪声敏感型器件,比如PLL(见图3)。为PLL选择低噪声电源,特别是需要为VCO的内核电流提供电源。5 x- _2 Z' G. ]. y# Q, L  O9 y

& G3 L. R# ~$ |+ H+ K2 f2 R% W6 Y
; Y5 |# }0 [7 @2 Q 6 p& g0 _* D3 ~  p
通常PLL的输出端会有四种类型的杂散:PFD 或参考杂散、小数杂散、整数边界杂散以及外部来源杂散,如电源。所有PLL都至少有一种类型的杂散,虽然永远无法消除这些杂散,但某些情况下,在不同类型的杂散或频率之间进行取舍,可以改进整体性能。; s3 z4 m6 }) A  ^  d* o3 K
* d- F+ T  e1 [/ {
若要避免参考杂散,请检查参考信号的上升沿。边沿过快或边沿幅度过大都会对频域造成严重的谐波现象。另外,仔细检查PCB 布局,避免输入和输出之间产生串扰。0 y7 J" z5 v2 c/ P& n

$ v- H/ Q! ?3 A9 H5 B- {5 @0 W. Q如需最大程度地减少小数杂散,可增加扰动,迫使小数杂散进入本底噪声中,但这样做会略为增加本底噪声。
( J2 |- q+ [: ~5 q, g
6 i' G, Z8 I9 J3 @& u- i整数边界杂散不常见,且仅当输出频率过于接近参考频率的整数倍时才会发生,此时环路滤波器无法将其滤除。解决该问题的简便方法是重新调节参考频率方案。例如,若边界杂散发生在1100MHz处,且输出为1100.1MHz,参考输入为20 MHz,则使用100kHz 环路滤波器将参考频率改为30MHz即可消除该杂散。; N1 o# G& G1 x) v+ w) P

8 h1 A6 B% E0 v: }! H结 论' h; a% m# P& {, P) c

' m4 y" W3 b( l* u7 J9 [  X调试PLL 要求对PLL具有深入的理解,并且如果在设计阶段格外仔细,就能避免很多问题。若问题发生在调试阶段,请遵循本文所述之建议,对问题逐一进行分析并逐步解决问题。
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