QFN封装PCB走线串扰仿真及优化

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随着电路设计高速高密的发展趋势，小pitch的封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps以上的高速应用更应该注意避免此类问题。为高速数字传输链路提供更多裕量，本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。
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在PCB设计中，QFN封装的器件通常使用微带线从Top或者Bottom层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。
' s: s& R6 f, V* H) I* b3 b
                                    
                  图1  0.5 pitch QFN封装

) f- d% B' ~4 \+ K/ ?/ d* g+ Z图2是一个使用0.5mm  pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：

% d5 |0 Q1 Q# n; N4 J9 E

图2  Top层走线

差分线走线线宽/线距为：8/10mil,  走线距离参考层7mil，板材为FR4.
& Z& X9 j& h, z0 S' s$ B# g
7 L3 M7 \- {. Q3 J

图3 PCB差分走线间距与叠层

3 l' `4 h) e2 u6 P从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。
6 n9 i' a9 p; _- T$ D
图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。
( }0 Q' R  m" l

8 X2 {6 F0 o- ], S* s( y

图4 差分对串扰仿真结果

从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。

对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。

图5是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：
1 S0 v% S4 F" _! }+ z& \
% ?' R5 e: {/ H% F$ i. N' R

图5 紧耦合差分

  O' |" z7 t1 @" B7 q
# |1 l8 K! F' Q图6是上述设计的差分模式的近端串扰和远端串扰的仿真结果：
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8 Y% E- R7 l3 H3 p

图6 紧耦合差分及串扰仿真结果

4 E  L  x) H- M; p( e, z  [) r
0 C+ F4 K# B& Y4 ]& w3 ^" U从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。

% ]$ p! B1 Z9 h$ M0 F( M' b0 |

	2.5G	5G	10G	15G
原设计	38 / o6 P! l1 s2 S! |6 }. G	34	31	29 8 p( y# h% e3 X# }! ?- ]: \3 Y
紧耦合	44   y1 h% u$ \8 b- _	41 % R: K. w5 Z0 |, ?0 a# v6 F4 J) K" T2 Z	37 : ]. {% Y: h/ c0 w	34
优化 1 e3 C+ T0 p# C) U1 `	5.5 2 }& K! a! c( L: `( W	6.9 9 s9 F9 }. @9 @. B( S# j: \/ y: K" ?	5.5	4.8 # X6 ]9 I( X7 m0 ]0 R

表1  近端串扰优化统计

/ X2 s6 f& m( ]" }& ?
- F0 e' e) r( O/ }, T

	2.5G	5G	10G	15G
原设计 3 k- R" D/ l6 p, V% F	61	53	45 4 z, d3 l  n: j' ]1 p	40 : v/ Y# `9 k9 O. I/ b7 ?' L
紧耦合	59	56 * X, R& z/ J0 l8 f; ]( U( q	47	46 0 H! @& o& B  I3 m. o
优化 & `0 o* i% O; H# |3 j0 o$ s$ X0 h	-1.6 * ?( u" L7 x2 w& b4 u	3.5	1.7 , c% P" {( L' O" _% g- d+ Z3 ^	5.8

表2  远端串扰优化统计

$ r# P4 l+ r2 b7 Z  I
% q7 T7 E1 c0 J, y- |' @7 ?- e' r+ ]除了在布线时拉开差分对之间的间距并减小并行距离之外，我们还可以调整差分线走线层和参考平面的距离来抑制串扰。距离参考层越近，越有利于抑制串扰。在采用紧耦合走线方式的基础上，我们将TOP层与其参考层之间的距离由7mil调整到4mil。

图7 叠层调整示意图

* t5 [: ^5 z. X8 Y7 _$ d

根据上述优化进行仿真，仿真结果如下图：

7 r& z! @- w0 x- v5 U  B* v

图8 叠层调整后串扰仿真结果

/ O6 }& k# H7 m2 ]% x

值得注意的是，当我们调整了走线与参考平面的距离之后，差分线的阻抗也随之发生变化，需要调整差分走线满足目标阻抗的要求。芯片的SMT焊盘距离参考平面距离变小之后阻抗也会变低，需要在SMT焊盘的参考平面上进行挖空处理来优化SMT焊盘的阻抗。具体挖空的尺寸需要根据叠层情况进行仿真来确定。

: c: P! m' l2 K  a( N* O. H

1 _! ^" S2 l2 f, i' M: A

图9 叠层调整后焊盘阻抗优化

从仿真结果可以看出，调整走线与参考平面的距离后，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小8.8~12.3dB。远端串扰在0~20G范围内减小了2.8~9.3dB。

	2.5G ( `; U* k+ g4 C	5G - [3 `% m1 @( ^) {4 w1 D, f. T	10G $ B% C3 G' J1 l" g: O" V	15G
原设计	38 8 H4 k7 P0 G% A2 _  N$ l	34	31 ) ?; T! M+ U* x	29 ! H3 l  h0 M9 z$ x8 F& d
紧耦合	44 * d3 A  u/ }, r+ w, ?	41	37 ! Y) L8 W$ C- O" k0 [! W	34 + l& }1 `' R# s- S, ]1 F
紧耦合+减小与参考面距离	, j( _( m* W) |0 v/ L% y51	46	41 4 v( u1 S. N8 L! i4 q" k6 Z) L	3 m" F% P2 ^# ^38 + s* d- \/ h2 j. ]" X
最终优化	12.3 ! a5 d% k; M3 }/ @	12.0	9.9	8.8

表3  近端串扰优化数据

( k) s3 Q8 l" [% x9 s6 ~$ |6 O) D

	2.5G	5G	10G 3 H# K5 V  q9 _% C	15G * x% g- a+ I' A" A
原设计	61	53 + a( o' P/ ~9 G" w  C- W	45 - J' w8 c4 e/ }& h% H4 d, H7 `	40
紧耦合	59 3 a: f, K8 z# I) C! m! |	56	47	46 % ?% E: O3 B3 B! i. D6 G) r: {* Q
紧耦合+减小与参考面距离	* S+ {8 ~# R3 j0 _64	2 O) d  h3 U( _% V' z59 ' J4 e6 Z, h: T3 `1 t0 z* D	52 / E% Q3 s3 z6 n' \8 B9 c6 t	+ J( R7 O0 V6 X$ d' X4 V" R- V49 $ w0 @+ T, i9 Q# X5 Z  l; r
最终优化 2 Z$ p* p2 T( P8 G	2.8	6.3 ; b: V# m1 z1 y$ q	6.0 , J5 t% J4 i  Q' L6 ?8 V	9.3

表4 远端串扰优化数据

通过仿真优化我们可以将由小间距QFN封装在PCB上引起的近端差分串扰减小8~12dB，远端串扰减小3~9dB,为高速数据传输通道提供更多裕量。
" T* M4 B- t- T3 N  [6 o8 v
. o2 V. S& j9 D本文涉及的串扰抑制方法可以在制定PCB布线规则和叠层时综合考虑，在PCB设计初期避免由小间距QFN封装带来的串扰风险。另外，“兴森科技-安捷伦射频高速实验室”在降低PCB串扰设计方面有着丰富的实践经验！

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