当DDR端接电阻放第一个颗粒

admin

文 | 黄刚
目前业界对于DDR模块（一驱多）的端接电阻的摆放位置，就好像差分线对内要做等长，高速信号不能走直角，25G信号不能有很长的过孔stub一样，是一种SI常识性的范畴了。所以如果你遇到了一个DDR模块的端接电阻摆放错位置时，你觉得会怎么样？
前面说的关于一驱多的DDR模块端接电阻的摆放位置是一个SI的常识，我们都会把它摆放在最后一个颗粒处，就像下图这样。
1 R" _% O$ z' l8 A- m7 a& cDDR端接电阻放在末端，大家会说，这种错误应该没人会犯了吧？很不巧，我们高速先生见过很多很多的案例，刚好有一个案例是连这种规则都违反的，而且还不是在设计阶段，是已经生产出来的板子……
这是一个1拖4的DDR3模块，客户的目标是跑到800M，结果发现只能跑到400M，高速先生也本以为会是一个很难定位问题和优化的设计，然后把客户的板子一拿过来看，结果竟是犯了这样的错误。把端接电阻都放在了第一个颗粒的位置，如下图的时钟信号的拓扑，红色框框是端接电阻。
) {$ X. j$ [# w我们第一步要做的是从仿真上去验证测试结果，我们分别对800M的时钟和地址信号做下仿真，结果的确很符合测试的情况。
6 ^7 ~3 {7 }0 d- b5 f. D8 c6 K
+ o' o. ]9 g* e" A* u
' Z, X+ J& U+ ~
时钟信号在颗粒2是完全fail的，而地址信号也是裕量非常的小。另外客户说能跑400M，我们也仿真看看400M的情况。

( f+ W3 z* @; S' n# H& Q3 B恩，400M的话从仿真来看，无论是时钟信号还是地址信号都有一些裕量，测试能OK也是有可能的。
+ ?7 |, f% u8 u/ W

8 y0 t& S7 U; `' F这个板子的问题和解决方法都是非常清晰的，在我司重新进行改板设计后，把端接电阻放回到它应该在的位置上，测试800M就没有任何问题了。这个案例是“血”的教训，它告诉我们，有的规则是不能随便更改的，尤其是已经得到业界公认的规则，不然设计加工出来等待你们的就只有fail了。本期的文章就这么简单，希望能对大家有一定的启发。


' S; J. u, A! f— end —

" r- x: L, y! R- N本期提问

. l8 p1 x: q2 O" R! u通过这个案例，大家能回顾一下关于DDR的PCB设计有哪些要遵循的规则吗？

+ ~" _$ i: {+ R6 S- X4 |9 `9 b
回复数字获取往期文章。（向上滑阅览）
) U) t, c9 z5 R) E+ ]  X
- A: C3 o1 Z& \& z* `* z回复36→高速串行之S参数系列
回复35→高速串行之编码系列
回复34→高速串行之S参数-连接器系列
; k0 s/ \% O: @. G  q回复33→高速串行简史系列
回复32→电源系列（下）
9 Z! z+ y* ^  s% r/ `回复31→电源系列（上）
8 |: y, ^4 u' o- z$ i回复30→DDR系列（下）
回复29→DDR系列（上）
回复28→层叠系列（下）
回复27→层叠系列（上）
回复26→拓扑和端接系列（下）
) V: l4 `4 d, `6 e7 |回复25→拓扑和端接系列（上）
1 |2 w: ]' ^  s6 t" k# c回复24→反射详解系列文章
回复23→阻抗系列（下）
  g! ~. [4 [3 g& Z6 O. ?4 s回复22→阻抗系列（中）
回复21→阻抗系列（上）
回复20→绕线与时序
回复19→SERDES与CDR系列
! _8 Y, O/ N5 o) R/ |+ o# X% T回复18→既等长，为何不等时系列
+ B5 A3 y' C' b" F回复17→cadence等长处理&规则设置
回复16→DDR时序学习笔记系列
回复15→串行系列
' y/ ]5 X* d: |* S4 W6 V8 G1 P7 g( [回复14→DDR信号完整性仿真介绍系列
回复13→PCB设计技巧分享一二
回复12→高速设计三座大山
回复11→PCB设计十大误区-绕不完的等长系列
回复10→PCB设计十大误区三
回复09→DDRX系列
0 L; t& n, q# a2 K回复08→高速串行系列
回复07→设计先生之回流设计系列
回复06→略谈Allegro Pcb Design 小技巧
( K  R( Q& V4 a! e  W2 [' k回复05→PCB设计十大误区一二
9 {! B( p- ?( s* W回复04→微带线系列
回复03→抽丝剥茧系列
回复02→串扰探秘系列
& S! a8 z' d' ]! Q回复01→案例分享系列