|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
上期话题
, _/ W! Y, R7 s/ X- g" u" e8 E5 m当DDR端接电阻放第一个颗粒. U, A/ G4 L$ ~+ K4 Q- w
【文：黄刚】
8 l2 z) l, q' |* a4 m0 V! I
% m9 o9 E6 g C6 g0 Z（戳标题，即可查看上期文章回顾）
) a$ t1 Q5 y+ y, I5 ]问答通过这个案例，大家能回顾一下关于DDR的PCB设计有哪些要遵循的规则吗？' a* @) Q$ Y T
DDR的设计在业界一直是一个重点和难点，几乎80%的板子都带有DDR模块，而且速率和容量在近年来迅猛的发展，我们又不得不提到这一两年的一大DDR发展的亮点，人工智能领域，它以大数据和大运算能力著称，对DDR的设计提出了非常高的要求。我们高速先生到现在为止承接了国内外非常多的这个领域公司的项目，因此对DDR的设计和仿真都提升了一个新的高度，所以也乐于和他们分享关于DDR设计的事项。
& x9 L5 E6 h& m1 C5 U9 C! W& E
: J9 F+ x. t3 }
! ~( m/ W' t2 R0 k0 M9 j \5 q, f) C- Q& X8 {
关于DDR的一些设计规则，从大的方面，高速先生认为主要有以下几点：
, D, I$ }& M. Z
! l0 O; q8 n- H: X, _
' L/ X' p9 C `5 `; T
( l: H1 g9 m- Y s7 f- 拓扑：根据每个通道DDR颗粒数量去定应该使用的拓扑，主要包括和T拓扑，FLY-BY拓扑和T+FLY-BY拓扑三种；! N$ ~/ s0 J; e: |0 i
, s2 b- |3 @" g ~9 B4 k. e
, g" a9 T: ?6 M, ~3 a
- 阻抗控制：同样也是根据DDR颗粒的数量来控制分支和主干道的阻抗的配置关系，考虑是否需要容性负载补偿，需要多强的补偿；( e: D+ J) Q% `9 o( H2 F
2 K& [3 d- v6 X" m, K6 T7 S- M4 o. i6 g1 e
- 端接电阻：无论是串阻还是末端并联电阻的阻值选择也是颗粒的数量有关系，我们大多数人都知道端接是为了消除反射，其实从另外一个角度看也是一种容性负载补偿的方法；
+ K% P9 ^# j. L. g
! C0 `$ G9 F4 W. M3 ]! T9 K) x) E, n
- 芯片能力：这一块可能作为PCB设计工程师是基本不去关注的，但是对于硬件工程师和我们SI工程师来说，其实是一个有很大改善空间的地方，随着DDR的速率和容量攀升之后，很多时候你需要调节很细致的驱动和接收参数才能跑通DDR，也就是说芯片的能力其实对DDR通道有很大的影响，有的比较单一配置能力的芯片就会遇到麻烦，这个时候你的通道必须发费更多的功夫去优化以减轻芯片的压力；
* L* a5 `, M$ x: m% R
9 ^6 L2 E" W2 t, c5 N0 w) _, d
- 电源设计：这一块也是一个重点，涉及到DDR模块的几个电源其实都应该满足应有的压降和纹波，才能辅助DDR信号的成功。4 y# P1 X' O) N1 c$ @# N+ y% \
" e* P! V7 u0 t2 N% R2 v5 }7 q7 B8 | {7 F
当然每一项展开的话都是由不少的关注点，从细节方面来说就是长篇大论了，篇幅关系就先到这里哈，顺便扔下一句：如果各位遇到一些DDR的问题都可以找高速先生哈，我们一定力争解决你们的每一个问题。1 H9 ~ A/ r% r; R
7 F' ^, r* p' i% @; \0 L# b1 m, f$ _% E
) J9 ]- @, [) R: p& G. m# l, d
1 D% u5 X# ?* p/ |2 W2 @4 }: `（以下内容选自部分网友答题）
5 v5 Y. Y9 L6 j; A/ W数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的建立和保持时间。, q( e5 s# F% | w- v
6 ]! w9 A6 d, a5 o
同组：DDR4分为两大组，数据组和地址控制组。每一组信号原理上已经做了对应编码，设计上就必须把他们放在一起，适用同样的规则。
. E g$ t" z+ m3 X& C, C3 `# i4 [, G0 J+ i
同进同出：要求每一组信号线在PCB走线时，必须共同进退，同时换层。
8 q" i8 y6 G' i; v5 T2 X& ]9 K! u# v1 T/ r3 ]4 F7 X
同层：要求每一组信号线必须参考同一层，提供高频回流参考平面，尽量同一层走线，即便是换层，也要换在一层而走线的层必须共同参考同一平面。
4 g# p) g1 x" K! }@ 杆. H- |1 a `+ i6 A" Q6 R
评分：3分5 r5 Q) g' i* p/ K# @( g
首先要注意拓扑结勾，确定走T型还是fly-by结构，另外等长及串扰要注意，比如DQ、DQS要同组同层，做等长控制。地址、控制信号线尽量同组同层。差分走线要紧耦合，和其他信号保持3W间距，并且做阻抗控制。其他信号线做单端阻抗控制。端接方式要选择正确
8 C F9 R. G2 Z5 p: i$ F% I@ moody- }7 T3 J: |5 m" u4 z& a5 u) P
评分：3分7 n& J4 m1 l9 c0 s1 H
1,看layout guild，看demo板，完成layout后给供应商检查一下；2,注意阻抗匹配，端接位置，不跨平面分割，同组信号尽量走同层 % w# h% O2 o s, l, n4 q% P) `
@ 欧阳
1 X6 C L9 `. x# T评分：2分) g( s8 g9 |6 l, i
1,搞清楚是用什么拓扑结构，星型还是菊花链；
1 J" w+ K% y. d; w7 f/ y5 T2,串联端接靠近信号源端，并联端接靠近信号最终端；
5 w; C3 Z. P0 h# D0 ]' h2 h) w3,注意3W,不跨平面分割；
# Y3 J+ ?. s, Y@ Ben
, ]! v' }: Z/ ]( w$ g* s评分：2分
- b( h+ F2 e2 J$ P/ Q v1、DQ、DQS要同组同层，做等长控制。2、地址、控制信号线尽量同组同层。3、地址、控制、时钟线要做等长控制。4、时钟线要做差分阻抗控制，其他信号线做单端阻抗控制。5、端接电阻放最后一个芯片附近
Q& e4 _; i ^# ?4 ^/ I@ 涌
! s7 ~) n. m+ e0 n评分：3分
* a1 r: Y- T6 V2 t- o7 l原则和规则很多，比如拓扑的选择，阻抗的选择，线长与等长的控制。通常我们都严格按照要求进行设计。但实际中这些要求和DDR的速率关系很大，速率不高时，不按规则走也有能调通的。遇到过4片DDR2没走T拓扑，居然跑的很好（当然速率很低）。 % J) {9 j4 U9 r3 U2 p' l' I# t
@ 绝对零度# |# R4 w& s( K0 |% {
评分：3分- d& B! _- {: U. W* H& h
还有差分对内等长要求，以及等时要求。电阻位置摆放。拓扑结构等 9 w1 E$ B- o/ `. n' O8 @* B+ C
@ 两处闲愁5 `* p4 K; ?; _. G# Q( @
评分：2分
5 E/ |0 P ^8 e7 [* M1.画线前规划好连接方式，是T型还是Flyby。规划好叠层，保证所有信号有参考平面。2.差分和单端信号的阻抗按照芯片手册要求控制好。3.学习信号的分类分类组规则，保证同类同层。控制好信号组内、组与组间走线等长和间距，防止严重的时序和串扰问题。4.电源的走线和铺铜应考虑直流载流能力。
5 l( b3 [ E4 g6 z N@ 山水江南7 }8 _# P8 U% s6 S, r; n
评分：3分
R8 v$ h6 J# v ?1.同组数据线等长，且同层走线满足3w规则+ s, C( \0 Y: G( G8 H
2.地址命令等长，可在多个信号层走线
( C, P$ @" T3 [ V+ n3.ddr间距不要太远* E" w4 e9 b, S/ v V
4.阻抗匹配(线宽线距叠层)2 y3 X5 [; B9 \3 t/ e( E
5.ddr拓扑结构选取，根据ddr数量及ddr手册是否有读写平衡来评估(之前看过ddr3数量在4颗以内，fly-by与T型拓扑差异不大)
% O2 C4 A1 X) X6.关键:ddr后仿真，看时序 ; ?, J K* L+ h& u8 Q1 u! S
@ 麦子_JS$ a/ ^& z( u3 [/ ^7 I. o- d
评分：3分
$ @2 q% @" N& A% _ m& a【1】、对于DDR的设计我们首先注意拓扑结构，不支持读写平衡功能就要用T拓扑结构而不能使用Fly_by的拓扑结构，不可大意失荆州。
: E# q `/ f' Q5 A/ M3 o. U* W5 `8 X, m9 N
5 `9 o4 q Y2 R- q; ]' @
【2】 DDR还要考虑芯片驱动能力，同样的拓扑结构，不同芯片驱动得到不同的信号质量，所以拓扑设计最好做一下仿真验证，评估风险。& |# |' N7 b3 s/ j& E; Y y) x5 O. {
+ |7 w% [0 A. j, ^ X) W, ]8 s I, j0 ~3 ?( E
【3】对于源端匹配电阻靠近CPU（驱动）放，而对于并联端接则靠近负载端（FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑结构是靠近最大T点放置）。2 U3 u* z9 _; f( i6 X. [
: F2 j2 F& X/ ]9 r! X K4 S% }
4 M: f0 o; ~( q
【4】、考虑BGA可维修性：BGA周边禁布区域最小3MM；
G, [: N! s' a% G* \, M: J2 }
# L9 X0 E- t' |! O2 ^2 K4 d5 I' Z4 d3 U0 m* m F. Z
【5】、考虑DFX：方便生产兼顾美观
i% u9 T8 R) _2 e& R3 Y" \: J
/ B& v0 L/ T; W7 I, L5 {
% L- c4 \ c! J5 l0 T【6】、绝对等长是否满足要求，相对长度是否容易实现：数据线、地址线、控制线走线是否满足规范？
' D( h* I- Z- H! u8 y: k/ Z Y) e, N: d! t$ d" ~" g
2 k( k. x2 c' ~0 u: j }# V【7】、滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。9 h% k; U& _9 V
X9 e. e* A& k. X3 a
7 E, k* x. G u, h" {9 z3 R【8】、如有提供DEMO板或是芯片手册，请按照DEMO板或是芯片手册的要求来做。总之，DDR要注意实在很多…
; F$ M3 k3 i* j6 s; W2 M, G+ h- U@ 龍鳳呈祥7 @' S/ \/ F1 e' U7 w3 W
评分：3分
5 L4 j- ~4 w! sdq.dqs组内等长，fly_by 走线注意stab，端接串联电阻位置，并联电阻位置摆放 - j0 q0 d# z4 ~: E" ~, G
@ 箴言& G) K0 V" t7 I9 ]; J
评分：2分
; a: m, Y$ A2 p8 F4 B还有就是 走线特性阻抗，走线长度要求，参考层的连续性要求 和线间距要求了；
9 l' G; _; N7 T' K2 {/ [% {@ 中臣7 e1 o$ ^7 }( J5 l, ?7 `
评分：2分 I) U& W5 `2 J4 ^4 r, b. k0 v
1、比如使用Fly-By走线拓部结构的时候一定要确认CPU是否支持读写调整技术；2、小电容靠近电源脚摆放；3、同组信号走线长度要控制在合理范围的误差内；4、数据线线要控制在一定长度内；5、有稳定/干净的电源供应；6、对于速率较高的DDR还要控制好阻抗等等。
. M( p; g" p5 D( v@ Jamie% P: H' ^2 ]& A# N" g% T2 B. W& N0 U) a
评分：3分2 V0 \7 I* S- Z4 x1 R5 ^
更多精彩留言，请点击左下角原文阅读~% Y& y5 b3 l2 T
![]() 查看我的积分，回复关键词“2019积分”；" Q6 U( J+ t- I! l5 p
看看我能兑换什么礼物，回复关键词“积分商城”；
" T0 p. v% x5 y0 L7 b2 r! c2018年积分累计已截止，兑换截止时间为：2019年3月31日 |
|
/1 
发表于 2019-9-27 15:12
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！