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上期话题- J& d- w3 C- U3 l
小问题大不良，细节不注意全局出问题, s- G7 J3 j: \
【文：王辉东】
1 n, {6 T# Y \' v& R- ^* C9 U
* L4 \+ a; R5 q, m（戳标题，即可查看上期文章回顾）
8 `- C1 s3 B6 @" ~: N问答对于空接线大家在平时的PCB设计过程中是否有真正遇到过，有什么好的预防措施，请畅聊。
* F9 X. K# f- d真没有想一个小小的空接线的案例引起大家这么大的反应和共鸣。
9 R$ m7 I Z' Y4 r, T' [
+ H; d: r X' N
8 |3 b' ?& @5 ?- g1 }6 j3 z# P1 s大家从EDA软件的指令和操作谈到细节的优化和规则设置，也有从案例的切肤之痛讲到自己后续的改进方案，有很多亮眼的地方值得大家借鉴。/ H* ?% t- q+ O: \6 ]1 R1 @
1 O- @5 o2 ]8 X6 r. P$ d) z I
* z3 r/ {% ~! o% P2 m/ @& |在设计时这个空接线确实是一个比较隐蔽的问题，很多时候和成品铜厚有关系，如果成品铜厚越厚，如果不优化，它出现的概率就比较高，造成的不良就比较多。因为 成品铜越厚向下蚀刻的深度增加，并且向周围的侧蚀量也会加大，会导致铜皮变细变形弯曲。下图为线路蚀刻的过程：
% L+ a* |2 c/ s6 p* W![]() 最后还要感谢细心的网友，帮我发现了这个问题，现在更下如下，把此处的长底改为长度，都是五笔惹得祸。" }* A/ k3 b6 f2 |0 D" h$ l# l
8 ]# Q t& D/ o2 }7 T0 g8 N![]() v5 J5 |( y, g" h6 X2 i
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（以下内容选自部分网友答题）; Q9 S! `* {& _+ Q4 o
这个肯定会遇到的，设计时覆铜一般会勾选去除死铜，铜宽低于某数值则自动去除。我用AD就是先设置了再覆铜，就不会有这个问题了。 1 ~' c- u% v0 ~5 l0 r) ]
@ 两处闲愁
+ ]8 @, ^- U5 V/ v, m5 X评分：2分$ [" h- X& L( n8 z$ ~$ f, }
【1】、使用PCB设计软件的repoert菜单命令得知信息：用Tools/Reports/Dangling Lines Report 能检测出来，到tools/quick reports/unconnect pin看没连接的PIN,还有database check更新DRC ，然后display /status看是否有没连完的net，还有这些PCB设计软件DRC检查，【2】优化铜皮：软件里设置去除孤铜，还可以使用smooth命令优化布线；【3】、建议在ALLEGRO里先用动态铜皮自动避让功能铺铜皮，到最终后期处理投板前转为静态铜皮，这是个很好的做法。【4】、板厂的CAM工程师在生产前对资料认真审查开短路、孤铜等问题，有效避免空接线问题的发生。 ; U2 I4 _4 i ~2 [4 i4 R, Y5 A
@ 龍鳳呈祥
6 I4 w5 G3 f) a" N [0 F$ k1 z6 Q评分：3分
# M/ r$ y9 \- Z1 w, I! @1.规则设置中将间距规则调大+ F- A! e Z1 l# M7 W* p4 `( B
2.铺铜的时候如果有线或器件，把这里掏掉
* c$ k7 c( f, f3.投板前全部改成静态铜皮，smooth，删除孤立铜皮 ' U2 c0 y2 `: A
@ キ繁华落幕、曲终散2 n: Q; p$ {8 K x6 W3 m( G
评分：3分/ S0 c7 N& x' P' Z
1.遇到最多的空接线是元件管脚间距过大，如0402以上大封装（铺铜距离焊盘0.1mm时）。铺铜后铜条进入两管脚之间，开窗后铜条被裸露，这样就凭空多了一个焊盘。板来料检查时，与焊盘图纸不符，作判退处理，在焊接贴装前被拦下。预防措施：1a.99系列软件铺铜是线条组成的，当发现有情况可直接删除。1b.封装设计在管脚内外范围区域加禁止铺铜区。2.铺铜后有孤立铜块或线条（有网络但没有与过孔、焊盘连接）。预防措施：2a.在铺铜设置时关注相关孤岛的选项。2b.请同事帮忙检查，因为有时自己被某种情绪所感染，听不进、看不见自己的失误。 0 f; E4 N0 m) a+ ]/ G
@ 山水江南
. \5 p e2 ]8 [评分：3分6 p# ?3 L( t; r K# _% r: w
这肯定会遇上设计得时候，天线效应带来得问题不可估量，EMC/EMI问题整改起来麻烦。但是幸好AD设计得时候可以勾选去除死铜选项，可以避免这种问题 2 B; @/ k% l/ u8 C. }
@ moody
' y0 ]1 z) Y) R: e# G5 O; K评分：2分
! p# d9 T8 w3 X7 i _7 P这种空接线在生成gerber前用cadence报告里面的天线查，另外像密集的走线部分都不会用自动布线的。
$ R1 y q- y+ k+ _@ 冰山一角; h- } L! }2 W2 S5 m: q2 G5 a4 C$ |% v. Y
评分：2分& W, l/ p: @$ B3 v
去掉死铜，铜箔安全间距加大:一般焊盘非阻焊会比焊盘大，如果非阻焊区域大于铺铜的安全间距的话，就会出现铺铜露出来，就可能出现这种问题 2 e; J1 D; [6 w
@ Sundayenjoy0 p& v( N" n; V1 j9 O& c
评分：2分' `5 U; N# I% O& d
一般铜皮铺完后会对每层铜皮优化，删除孤铜，铜皮中的尖角都会手动挖除。对于大面积铜皮终端变窄处最好打有地孔 7 g' y# I" d x/ g" @* L
@ 晴天
# X8 O2 V! k% n3 `# R评分：3分
/ @$ s9 c& f* \肯定有遇到过。有些软件支持设置最小的铜皮形状线头，可以把空接线最小值（或者铺铜皮的线宽）设置稍微大一点，例如10mil或以上。另外就是大面积铺铜皮的时候把铜皮到其他非同一网络电气特性的焊盘，走线等间距设置大一点，不要按照工厂的极限能力来做，其次可以对铺铜皮后进行人工修理挖掉、增加末端过孔等。 ) R1 }/ V6 A- r( f
@ Jamie
; [+ b% T W# P2 z$ K, n. A评分：3分8 S6 j5 `$ L: [9 \, k5 Y0 Q
遇到过的。一是布线密集的地方尽量不用自动覆铜，二是调整覆铜时的参数，加大间距什么的，再就是用软件的覆铜优化功能啥的，最后就靠自己检查了。有时确实是细节决定成败的！ 4 u' F' `! \/ J2 m
@ 杆, ^! j- h% E0 d+ l" Z
评分：2分1 s8 R7 x, ?, {- ~- Y) a' l
听到8D报告就害怕...
" J$ E5 ]5 v+ K, m% W L没遇到这个问题，但是感觉可以把constriant在表层设置的更严格，防止短路。对于孤岛shape，allegro中好像有工具删掉的。 * K7 u* i: g8 @4 ]: [; M& o
@ Richard
0 L6 q7 C' t* G评分：2分. I0 o$ t Q( v$ @4 R9 h
1,加大铜皮和焊盘，有线的间距2,加大最小铜丝的宽度3,表层不铺铜4,注意CAM检查
1 ^& l) s# i$ O1 t$ l/ K' B; }@ Ben8 l+ U- S9 m& w, `* ^
评分：2分' \$ ^5 e" X( j1 L) V8 Z
有时考虑板翘曲，会保留死铜。
2 d C& ~6 K7 k6 \! R@ 胡
7 U0 Q+ J( t) D9 c评分：2分
P; q# m# R) U. A# Q更多精彩留言，请点击左下角原文阅读~
( V- ?' u: m, H9 a0 W) b V![]() 查看我的积分，回复关键词“2019积分”；
* W7 q- V" R$ m" H3 K3 I' R3 z2 d看看我能兑换什么礼物，回复关键词“积分商城”；7 a. l4 ^ }7 R) H6 T
2018年积分累计已截止，兑换截止时间为：2019年3月31日2 Z% ]* [% L) ?7 J0 I, T" ^% e% }
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高速先生$ b- ]5 _8 y# E! p" Y* b( s
往期精选 Editors' Choice% x+ w0 q# @4 M F/ b
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发表于 2019-9-27 15:12
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