围殴DDR系列之设计与仿真案例篇

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文 / 黄刚（微信公众号：高速先生）


( F7 v* P# ^& i3 S/ K上篇文章我们从仿真中回顾了我们的DDR设计，这期更是干货慢慢，我们从一些更具体的案例出发，看看仿真是怎么对DDR这部分的设计进行改善和优化的。
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首先我们看看经常说的fly-by拓扑，它是一种非常好用的拓扑，当然更多的在设计的好处。做过PCB设计的同行都深有体会，fly-by的布线难度是最小的，另外通过《Fly_by 拓扑结构，真的这么高大上？》这篇文章也会看到fly-by拓扑在信号质量方面的情况。（请看今天发布的第二篇推文）
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2 h$ @9 u$ `9 o8 A# [对于设计而言，fly-by只需要把颗粒从头拖到尾就好了，非常受到设计工程师的喜爱。但是，是不是所有的DDR模块都适合使用fly-by拓扑呢？《不是所有DDR3都可以用FLY BY结构》这篇文章会告诉你，使用它的时候是一定有谨慎的，它的使用是有前提的。大家看完这篇文章就会明白个中缘由了。


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另外我们在仿真或者测试的时候，经常会提到调节一下颗粒的ODT，那ODT到底是什么呢，它对信号质量又有怎样的调节作用呢？《DDR3系列之ODT，就是这么任性》这篇文章会详细的告诉大家。
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另外不知道大家有没有注意到，我们DDR的CK时钟有时候会看到有一个跨接在P/N之间的电容，那么大家又是否了解它的作用和用法呢？《DDR3系列之时钟信号的差分电容》把这个秘密分享给大家哈。
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0 u9 f; K8 H* f/ S1 a! P. d6 f) }然后大家都希望通过设计来告诉信号质量，但是却由于不知道一些原理而无从下手。其中容性负载补偿就是很多人不懂的一个原理，我们会通过《DDR3系列之容性负载补偿》这篇文章告诉大家关于它的原理和使用，以求能帮助大家在设计中去优化信号质量。
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最后，再和大家分享下关于DDR的时序设计，很多同行可能都只会关注信号质量，但是不了解时序方面的原理。时序也是DDR模块很重要的一环，我们会用比较简洁的方式和大家介绍关于时序方面的东西。
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& b: C: w) o4 I# o& l————你可能错过的往期干货————

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# @7 W4 k$ i9 N5 Q其实，我们说的夹具去嵌精度
围殴DDR系列之设计与仿真分析篇
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