最近太无聊了，整理整理关于DDR时序的东西，感兴趣的就过来看看，比较分散，见谅！

sleepyingcat

从网上找了一些解释，感觉不错，先看着：
; F- k0 z5 x2 T  H' k& `% FDDR的总线一般分为3组，数据组、地址/控制组、时钟组
6 f. S  s9 k! c
其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系

地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系

为什么两组线与时钟的等长关系不同？因为速率不同
  Y6 G$ F' `2 a8 C7 b1 L
目前DDR的时钟基本上是采用源同步差分时钟。
* f8 x( r+ |: m, t
数据线在时钟的上升和下降源都采样数据

地址/控制线仅在时钟的上升沿采样速据

( |8 x( S! S% d- P0 c1 A. v% W数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。

sleepyingcat

而时序电路的工作模式可以比较简单的分成同步模式、源同步模式等等。
+ J/ x; S! }& u  b0 ^3 q8 l7 J同步模式：时钟是有晶振出，分别到达主芯片和memory芯片的
是有图的，呵呵，但是我不会画

sleepyingcat

同步模式的时序计算，可以根据时钟和地址以及时钟和数据之间的时序关系图来计算，
地址：
SETUP：Tck-Tcomax-Tflight-Tsu>0
! B( P( s4 b# d) v6 IHOLD:Tcomin+Tflight-Thold>0
9 `+ t+ m& T& c: p数据：
8 p8 Y( M( W. E4 u& T1 |TO方向：Tck-Td1comax-Tdfilght-Tdsu2>0
        Td1comin+Tdflight-Tdhold2>0
0 I9 Y% k0 h' Q0 a+ COFF方向:Tck-Td2comax-Tdfilght-Tdsu1>0
        Td2comin+Tdflight-Tdhold1>0
其中Tco是clk to output valid
, g) F8 y- d8 U% N5 _' Q" u: n2 F# s& GTsu 是set up time
$ M6 u3 H( k/ {6 sThold 是hold time
: |3 x/ Q* u  A4 o3 v9 N+ N9 O具体的数值需要查找器件手册

sleepyingcat

计算时序的一般步骤（仅供参考）：
1. 找到器件手册，看清楚工作模式
: G9 D; p! C3 ~1 W& ~; z  i% n 2. 计算出能满足时序要求的走线长度，可以结合布局，对信号进行仿真分析，寻找最佳的匹配方式，走线
3. 走线完毕记得进行验证仿真
" Z! w, j3 e: I$ B3 t9 q 4. 测试信号的波形跟仿真的结果进行比较分析
比较粗，具体的工作很繁杂的。

sleepyingcat

希望对有心人有用，呵呵，我比较懒了，又不擅长画图，抛砖引玉吧。

SHADOW

非常感谢楼主了，只是仿真我不会做啊！ 但还是有收获的！

sleepyingcat

哇哇，好多威望啊!流口水中！
根据时序可以计算出最长走线长度，这样就可以结合PCB中的实际走线，合理调整走线长度，给设计预留出最大的余量，不至于做设计心中没谱。
7 }+ h' M$ ?5 |还有这个公式只适用在同步的模式下，其他的模式这个公式就变了，有兴趣的同志可以自己试着算算看能自己推导出来这个公式么。

superlish

偶来啦~ 支持LZ ~

5 J" ?# H  n% p" M- c

YYY

顶一下！！！
好东东

Athlon

我们希望楼主一直无聊，多整理些东西出来

webwin

ok,thanks

forevercgh

经验之谈,支持!!!

viseng

嗯...最需要就是这东东

slim443

领悟中

pavel

顶一下!!!