DDR3请教 急急急

liuchao6102616

没有做过DDR3的PCB Layout 查了一些资料  请教几个问题：如图  单片分组：数据组1  数据组2   地址命令控制时钟一组   0 j6 Y% N. \( e6 _5 K问题1： 单片中数据组1和数据组2之间需要误差要控制多少？ 问题2： 地址命令控制时钟组内等长误差控制多少？ 4 |( A7 q! s4 O0 F问题3： 地址命令控制时钟组合数据组间等长误差控制多少？ 问题4： 每片DDR3之间是否有等长要求？ 7 g" w2 P, `* W$ y+ |/ Q; m8 N2 E望大神们指教  感谢！

superlish

分组等长，组间不需要，你可以找个DDR3的板子来看下，论坛上也有

deGory

See tn4113_ddr3_point_to_point_design.pdf

deGory

Between signals in the byte (DQ, DQS, DM) - 1-5 mils
Between signals Address/Command/Control - 100-200 mils
! o( o3 I* X) v4 A. [; @) cbetween signals in the diff pair (DQS, CLK) - 1-5 mils

cjz351421568

谢谢分享

lw3530

每组数据同改组内的DQS等长。误差多少看手册，不同的主控对等长的误差要求略有不同。。

wqy-pcb

DDR3都是分三组  每组一对差分线  组内登场  数据线误差最好不超过5mil  地址线误差最好不超过20mil  你可以参考相关设计layout指导文档

linbanyon

谢谢

linbanyon

谢谢