FPGA仿真

caoweifeng

我最近在使用cadence仿真，建立一个差分电路，只要差分信号串联电容后，其直流分量的幅值就不同，您帮我解释下吗？谢谢
1 C; Q. g  W. h! \+ z5 d

heliu0017

你需要把你的电路图一起贴出来。

gavinjzz

差分信号串联电容本来就是隔直通交

arod13

要看你串聯電容值多大~~通常在做仿真會用0歐姆來取代電容值不然會有DC不收斂導致DC Level整個偏掉發生非因果性關係

caoweifeng

arod13 发表于 2018-3-12 11:14
要看你串聯電容值多大~~通常在做仿真會用0歐姆來取代電容值不然會有DC不收斂導致DC Level整個偏掉發生非因 ...

电容470pF,谢谢您的回复
4 R+ p7 V3 s' ?9 K9 ]% ^6 l

arod13

假設說是高速Interface如SATA,PCIe,SAS等這類的
6 H7 r' h7 V) _- Q/ N# T: ]' W通常電容都是用0.1uF或0.01u左右
/ A6 q4 D- l  A470pF太小低頻的部分包含DC會被濾掉
9 ]) H' ~+ b8 E  ^* e5 c如果把時間拉長來看波型會發現整個都在飄
- }8 L9 \0 \1 _+ b6 f  g% R9 l# Y總之不建議用那麼小的電容

caoweifeng

arod13 发表于 2018-3-13 19:51
/ P+ M7 I8 D/ E1 F0 J4 g" I$ y假設說是高速Interface如SATA,PCIe,SAS等這類的
通常電容都是用0.1uF或0.01u左右
2 b# D. b( D0 i5 G: e470pF太小低頻的部分包 ...

/ h+ I8 ]2 k0 V4 p* G好的。大谢。。

zcs525

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ganxianwu

常见问题，软件仿真差分带AC耦合电容就会出现。原因是电容没充满电，直流点达不到要求。需要修改下电容的模型。增加个spice语句，让电容在0s之前充满电。