2017年10月11日QA检查报告节选

EDA365QA · 发表于 2017-10-12 09:19

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本帖最后由 EDA365QA 于 2017-10-12 09:46 编辑

1.单点接地在BOTTOM面被N2破坏了

EDA365QA · 发表于 2017-10-12 09:46

EDA365QA 发表于 2017-10-12 09:20& c( G8 c q- U X8 S8 W: x3 }
2.FPGA上与之连线的两个PIN到电阻两端的走线，从走线几何形状上和走线长度上都要严格一致！

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EDA365QA · 发表于 2017-10-12 09:22

11.发光二极管极性反了

EDA365QA · 发表于 2017-10-12 09:21

10.U12器件下面开了阻焊和钢网，但是却没有铺铜

EDA365QA · 发表于 2017-10-12 09:20

2.FPGA上与之连线的两个PIN到电阻两端的走线，从走线几何形状上和走线长度上都要严格一致！

EDA365QA · 发表于 2017-10-12 09:20

3.485电路的输入电路，加大到20mil

EDA365QA · 发表于 2017-10-12 09:20

4.这4条网络属于多余连接

EDA365QA · 发表于 2017-10-12 09:20

5.建议把AVCC_5V由art03布线层改到PWR06层电源层，保证第3层给模拟信号的隔层参考平面(AGND)完整性

EDA365QA · 发表于 2017-10-12 09:21

6.USB电源和地处理可以优化一下，放在art05和pwr06，即vcc3.3没有进入USB，并且可以对应

EDA365QA · 发表于 2017-10-12 09:21

7.这两组电源没有加粗

EDA365QA · 发表于 2017-10-12 09:21

8.第3层走线跨分割(第4层的+5V没有必要到上面去）

EDA365QA · 发表于 2017-10-12 09:21

9.第7层的分割导致bottom面大量的DDR3网络信号线跨分割

EDA365QA · 发表于 2017-10-12 09:22

12.相邻层不要很长一段的重叠走线

wuchaoforevers · 发表于 2017-10-12 12:53

wuchaoforevers · 发表于 2017-10-12 12:54

这个必须得点赞

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