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请教DDR2的问题,高手请指教。附图!

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发表于 2008-4-1 16:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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有个FPGA板子,Xilinx Spartan-3A加Micron DDR2。
2 S1 Z0 l: W9 z+ G7 ]$ n: N  Zhttps://www.eda365.com/thread-3051-1-1.html
! Q9 {6 f/ b" c4 E+ y& O: U
  K% X/ V! M; Y1 }" V# P& X想自己做板,觉得FPGA与DDR2之间距离太远,想弄得近一点,希望很靠近。是不是缩短走线后,会影响阻抗匹配?请指点。2 T' k% t: d/ N" l4 g

  k' X  F4 q. |" S% Y* B  ]( R[ 本帖最后由 zhouq0725 于 2008-4-1 16:09 编辑 ]
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发表于 2008-4-1 16:36 | 只看该作者
最好仿真看看,理论上缩短是有好处的,但是目前的布局布线肯定是经过仿真的,仔细看匹配的电阻基本上是放置在两个芯片的中间.

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 楼主| 发表于 2008-4-1 17:58 | 只看该作者
TN6406--TERMINATON FOR POINT-TO-POINT SYSTEMS
, |! \( g! b" o/ m对于点对点的系统(不是DIMM的那种情况),是有这么种接法。但是不懂为啥这样接。

ddr3.JPG (102.18 KB, 下载次数: 12)

ddr3.JPG

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 楼主| 发表于 2008-4-1 18:03 | 只看该作者
还有篇文章用Ansoft仿真DDR,发现50欧姆的走线,长度必须大于1英寸,短了不行。. S0 P* ^7 t& s2 f) W2 Y0 G2 D* W
这是由于slew rate的原因。
% A1 m: ^& v& X7 V2 p; N* n2 Z# z% m3 x+ L
请问什么是slew rate?

DDR SDRAM CHARACTERISTIC IMPEDANCE and PCB Design 杂志2005.pdf

391.36 KB, 下载次数: 195, 下载积分: 威望 -5

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发表于 2008-4-2 08:45 | 只看该作者
原帖由 zhouq0725 于 2008-4-1 18:03 发表 & }  f5 h* J" f5 ?5 F0 Z6 c
还有篇文章用Ansoft仿真DDR,发现50欧姆的走线,长度必须大于1英寸,短了不行。' z/ s' D* E5 _) e# W* k
这是由于slew rate的原因。) u8 r/ T/ g: S, ?" k4 ^

6 S' `9 S9 R0 e, c* S请问什么是slew rate?
8 c3 {1 u$ o' m; f" o+ u/ u" V
2 K! r. x5 ^- I& k4 A: S4 _
压摆率或者回转率(台湾叫法),一般称一些信号沿的爬升和下降斜率为Slew Rate,在输入端添增高速的脉冲后,其输出的部份会产生斜率,该斜率(变化量)即回转率。表示运算放大器在高频下放大振幅电压的能力。
sagarmatha

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发表于 2008-9-28 13:20 | 只看该作者
DDR2 要求还可以 成功率很高在消费类电子产品中
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