捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
https://www.eda365.com/thread-1183-1-1.html

# x6 v) t) B5 F; W' R0 c2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
! F& I3 y7 M! @' A5 d1 u, G$ C

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% L1 e  ?; s& c) l, ?5 w5 y. _: ^花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
2 k2 W1 }  y  @8 O6 y$ T1 I
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
# g: f3 m9 O0 @+ Q5 J
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表
* s7 U2 ^0 {6 y. ~$ o9 m! a7 f$ e5 w
楼主是非常有心的人，在这方面给了我们很好的借鉴。
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。

所以不是不能完成的任务，只是你做了没有的。
$ k3 D- `" ?' s. {其次就性能来讲，哪个性能更好，这个没有争议吧。
. p1 E8 o. [  C% U
等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。
/ z. A4 k6 x0 D" _2 i
[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）
; p0 U2 @* y" b1 e# z, a6 P( V7 S
1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
: r; X: V) a6 o7 X5 K+ E' O$ m/ B, {
  ^4 y# b7 ?, L; `. P( f; I1 A
2：被via割断的浮铜



( N0 S* o9 V0 g' \% m  O. s3：via删除了，铺铜没有调整就是这样的
- s- }9 f: _. F, c
5 E2 L% z( @: D) Y( F# t7 _

; j# Y& X2 e( t5 I& f4：自动铺铜造就的小天线
7 _: A5 @# Z% M% k
) w4 ^3 d: l# O) r3 A1 p; g
- v* g6 v3 G# C* F5：从有利于焊接的角度，器件焊盘不要全覆盖更好。


7 r; r; I4 I; Q# a9 V
! L/ r1 M1 s0 z6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。


1 M7 k6 m" @: ~, d
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.



& x- @% X$ L5 @1 q( w
[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：
& ~9 w7 B7 Q/ R. l+ j7 ?
1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。

0 \/ ]8 H. {9 L

2：T分歧是无法避免的无奈选择，但也不是下图那样做的。
+ C. P7 ]  o8 l2 b. N9 u


6 Z3 a* ]7 [6 R+ _5 a7 M8 {
3：电源部的电容，被如此穿越。
此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。
" J1 O" x7 K4 v7 s# U

) e% c" A7 T% K# J
6 X& A4 ^+ r4 z# S8 j. [其实空间很大，为何要一定要从下面走，还要贴着管脚
7 ~6 f4 f; j* M* ^% S1 s/ l


4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。

7 f6 q' p: B  K. X8 s6 R: O2 i, e

4 O, @4 K, a8 F$ Z9 k- t$ l5：可优化的差分布线，差分包地还可优化完整。
: J% c4 T7 I( r7 O: I6 R1 i
2 f$ V8 c( C6 M7 r. |  |
: a3 h6 j- \& C, P+ y
- g" I; T# `/ R( ?0 k6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。



7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。

$ ^: w( {& [" U0 C+ T

8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
1 e: n, N5 G5 h% D+ x
* w! Y# a' L. C$ r6 O6 S& `; y4 ?
1 B8 ?: Z4 Y: p% ]/ e8 C9 r/ j
, ]: z* }) @0 |9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。




细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
为什么出焊盘的via从来就没有能打正的。
  N" t5 Q1 x5 [
6 l7 g2 C! v) q! h$ g

( R6 J4 x4 z# x# B$ q- S10：cline与shape互连时要小心，不要制造锐角出来。

9 |: n( n3 G" U; O. [' o
" e2 X, r& D/ F: C' o3 V1 T& W
11：lock off的线，不是问题的问题，也是check中需要修正的一项。

9 {6 A+ C: K* g; K8 I( u
设置篇：
# b; y5 V* ?5 J& H0 p( t; r' X
4 i6 g! J9 ^4 k! k9 r1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
! d0 v/ Z# H' _: _+ t8 s. |9 B
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
NET_PHYSICAL_TYPE = PWR
NET_SPACING_TYPE  = BGA



2 [0 _+ u. W# D/ ?  F. v1 y/ t$ t( a
% K0 v# l' c. C2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。

% e$ }6 m% n: f" A( e

8 ?1 e: [$ V4 I. i8 P3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
. i: M( i5 D6 T9 I6 N1 a

/ B$ {# n  q$ ]: Y# z) X1 L
4:4个方向放置的带极性电容
- _+ h! _& k$ h1 ]  V4 w3 d2 O* q) Y这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。
" x, M7 j! O4 o: r
4 u2 g- ?7 g( e2 f4 T; H; W0 k# Z
. |. d# w3 i  j; S( e
0 s/ W5 h5 H" y4 c- y0 I丝印篇：
; ~5 Z& B( L2 F6 p! M2 O/ a这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。

1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
! J* ~5 w4 e+ _8 A$ \6 M2：silk 文本和器件丝印相叠
5 ]( A; `1 ]4 }3 t: m; [( ?, p) z! S3：silk文本被via的drill打断。
1 i: V6 y' v/ v# y$ K


5 @9 _4 a+ v3 ^8 Y8 U2 R$ L; o  e3 X4：叠在焊盘上的丝印
! l6 m* Z: s/ U6 c8 a7 i- O& `) w


5：竖器件，横放丝印


# r+ |, {$ Y$ v3 @
6：没有摆正的silk名字（有空间的）
0 [/ {# I* k. i# l4 y* x% h
% |6 f4 Z" v( w& R
. @) b$ {. P4 p! G9 D3 Q/ o
2 e% s% v* u; S7：没有放齐的silk文本,如果用大格点放就能放齐的
: B# Y) C2 K7 H  x


% a# o/ V8 u: F9 R( S2 L" \+ b' t8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
: X! {, g! \- v& k7 v/ w& M9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
* a2 U* n0 R. H! O; P& t0 h* X
( I$ O' W( Z! L) x$ X3 Z. l
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

zll

值得学习呀！

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

. `4 u/ v; Y5 d6 \
# m" l  o$ K6 l" j7 \  {1 v铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
* Z: w, F! R% Y. r$ X8 C所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
+ g+ d+ l# x0 s9 T现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
& h8 C! `- \! P- _6 [LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

9 J, h. b5 }: _' }6 w: d2 S
1 q0 c: s; Z4 J  k
5 Q; z9 P' E7 I. e9 M% m+ n! `
* r) U6 V4 x6 F* k二当家的所讲极是，
7 M% H5 R2 {) S4 e鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。

布板的也太没有责任心了。