问一数据走线问题

lihongfei_sky

我最近走线遇到了很大的麻烦，就是在周数据线的时候碰到了两种情况，不知道怎么处理。
一，就是数据线经过匹配电阻，前后走线在不同层次。如，R10，前端连接FPGA，后端连接大DA，前端在表层走线，后端中间层走线，会有多大影响，假设频率在37m，128m，500M会出现多大影响
二，就是假设8条数据线，6条走线一样，2条走在其他不同层次，D0....D7，D0。。D5在表层，D6，D7在中间层，会有多大影响，频率分别在37M，128M，和500M得时候
谢谢给为，小弟可能表达能力差，

gyj1038

高速走线的一个基本要求是阻抗连续且匹配，一条走线的前端走在表层，后端走在中间层，只要前后两部分的阻抗是一致的，并且是匹配源端阻抗的，那么就是可接受的。
8位数据总线也是如此，只要控制好阻抗，它们走在哪一层都可以，并不需要8根线都在同一层。

libsuo

高速信号线最重要的是保持阻抗恒定，无论你走线在表层还是中间层（即无论传输线是微带线形式还是带状线形式），始终保持传输线阻抗不变是很重要的。这个需要通过计算来得到不同走线形式的不同线宽。并且，由于器件的驱动器输出阻抗与传输线特征阻抗的值不同，要进行适当的阻抗匹配。
; H! |) D* R4 V" M另外，你的这种高速信号线最好布在紧邻参考层的信号层上。

: @! w4 Z8 n' L* j; n8 N跑500M，是什么系统，什么器件啊？

lihongfei_sky

呵呵，多谢二位，昨天我想了又想结果发现自己给自己绕进去了，结果就是，无论走那个层只要规定时间内能到达就可以保证时序了，呵呵，
1 A& U: K8 N! z; S) W9 }) }7 G8 k2 `1 l, Z至于500m是我自己想象出来的，就是想知道在不同频率得情况下到底会出现如何不同得结果，至于128.86是模拟采样得频率，37m是通过分频之后的频率，再次感谢，至于阻抗就让PCB厂家去调吧，我就不理了，呵呵

steven

放心吧，不会有问题的。

haha

原帖由 lihongfei_sky 于 2008-9-17 10:25 发表
( N1 Q- k& L: Q5 b4 B# X呵呵，多谢二位，昨天我想了又想结果发现自己给自己绕进去了，结果就是，无论走那个层只要规定时间内能到达就可以保证时序了，呵呵，
至于500m是我自己想象出来的，就是想知道在不同频率得情况下到底会出现如何不同 ...

! ?+ X# C( L  a6 C阻抗最好是自已算出来哦！！！
" X7 g! L3 r9 B/ s& I0 e" w你还要控制好每一层走线宽度．

forevercgh

500M应该是差分吧

lihongfei_sky

走线宽度我都是用5mil得，我想应该能调出来，自己算麻烦，而且不大会算，呵呵，500m得差分线好像听说过，不过用过4G多的差分线，好像是这么多，忘记了，刚参加工作的时候做的pcb，

armtt6

学习学习，多谢楼上各位。