请教各位 关于 DDR2的仿真

xf622

最近老大让看看DDR2的仿真，我刚看了两天协议，发现时序要求比较多
9 f  e/ ~, V0 K而且有一些是光在板级上是不能完全搞定的，所以现在有些茫然。
+ R/ l5 P+ t' |! S- w( \; l0 ^& u
    还有read和write的时序是不同的，那走线的约束该怎样设定呢？
如果按照写时序来做约束，那么读就不能满足。。
6 @0 Q. n. Y# S" Q& J. R
/ u% z) w: m- A    还是这个要由controller那边去作区分，可是这样的话仍然不知道该怎样去约束。
1 _* U# G! R; o) R; o, T 希望各位给些意见！！~~~
2 x( N/ K' ?  w. ^8 ^1 v
    有没有一些实在一点的文章呢？？看过几篇，很泛泛。。。。。。
5 S( o" j' Z, G7 S
9 t$ P% z9 }7 H# C7 Q    谢谢各位

wolai210

期待高手指点一二

紫枫零落

read和write的时序在本质上是相同的，只不过驱动端的tva和tvb与接收端的建立时间和保持时间不相同罢了。
/ }8 f: o6 ?/ l5 D; G" H* t在实际设置电气性能约束时，控制DQS与DQ,CK与地址控制，等之间的约束就可以

yejialu

1# xf622
. v0 @  J9 I1 Y/ m2 T" K不太明白你为什么要用时序来控制走线约束，你们没有PDG吗？不写LAYOUT GUIDE 吗？时序就是求时间余量。如果没PDG那你只有自己做了，DQS/DQ，CLK/ADD  ，我们老大说SI/Timing都要做。