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我是Cadence新手,虽然在学习阶段,但也看过很多资料和介绍。对于一般问题,我倾向于自己解决或到网上寻求已有的答案。可是遇到以下这个问题却找不到原因,我在几个专业论坛发表求助信息,也没有用。不知这里的高手可否为我解答?5 O" w* x0 b3 z5 X" Y- o
7 s# l- g4 I; w4 g: P1 e问题:在capture原理图中做allegro网表(netlist)输出操作,没有任何输出,连出错信息也没有。这样我就根本不能用原理图做PCB设计。
K- g3 [( M5 p2 J# V- |7 Q我尝试把原理图简化至只有几个电阻,结果也是一样。( w, I _8 {& b9 x
我可以确认以下情况:capture能产生其他格式的网表,allegro软件工作也十分正常(可以制作焊盘、封装、可以打开allegro pcb文件)。! o2 M* L, L" ~1 m0 `$ E
我用的软件版本是15.5。
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以下是产生网表过程的主要操作截屏:
, N I' V7 ^! V' \- x8 I# J7 C不知哪位高手可以解答一下这个问题?谢谢!
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新的进展:
3 B9 B9 a- J1 F! ]我把原理图拿到其他装有cadence 15.2版本的地方做网表输出,结果是对的。这说明原理图没有问题,可能是capture设置有问题。
6 D- ~, y8 ?/ w B) y点击“setup”按钮,发现里面configuration file的栏目是空的(见图),我就填上正确配置文件,不过执行结果还是没有网表输出。郁闷......
" E$ ?; A2 W& G% C( t# J不会是因为我的电脑是vista操作系统吧?
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[ 本帖最后由 szgflin 于 2008-2-21 16:28 编辑 ] |
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