螺丝孔周边的上下两个层的shape为什么打过孔老有DRC

teky

一直没想明白，有个问题问大家。
我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
" n" X8 N  h& @: n7 d" X$ Y显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
3 R& n8 B0 @( w5 v8 r2 ?假设我把下面几个shape变成动态，它就自动把via避开了，
我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
5 Q. b( Y& [3 D. ?& ]& P我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

superlish

原帖由 teky 于 2008-5-19 21:04 发表
一直没想明白，有个问题问大家。
6 B8 N% X' l$ T# k1 |我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

首先看DRC是报的什么错误？？
* Y6 e4 i8 H9 o! I7 Z! I
  w5 N+ S3 f* G5 L: Y- \9 K/ @也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  
5 Z! U+ n  v1 b  o4 k+ r- W
https://www.eda365.com/thread-485-1-4.html

teky

DRC：Shape to Thru Via Spacing
7 s+ N. u6 A! W4 \. B0 `4 @8 z5 w. E其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
! t( B; M9 j* `' B+ U% c, b8 N所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

superlish

原帖由 teky 于 2008-5-19 21:44 发表
9 Q; q% M# R, vDRC：Shape to Thru Via Spacing
其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
4 U% Z- m/ k, b' l- d所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC

貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC
5 Q2 x4 B  T$ H) ~4 q
5 T& b( i" T$ s& f1 e& Y/ p相当于你在走线途中打孔,孔就和线一样了     ,

现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,
8 v$ S% \! }9 _" `' Q9 y- N/ G7 T! W
只不过是没有把线拉出来而已.

6 n; o" J, [& u- }你在BOTTOM 打孔 ,看下TOP 有没有DRC?

superlish

有些DRC是可以接受的