请问 TI的dsp和ddr2接口的参考

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     里面有要求曼哈顿距离  请问有经验的前辈  这个约束应该如何设置
2 y7 G- W, S) X* Q" m; p4 e我知道Manhattan距离在allergo如何看。先看下 Manhattan distance，用show element，find下选择nets或者clines，对话框中有曼哈顿距离；设置约束的时候再ECS下设置就可以了。
6 Z- F6 N6 O; o5 f然后是如何设置呢
Parameter                                                      Min           Typ    Max                     Unit
& W% M& n: x6 L* YCK/ADDR_CTRL   nominal trace length     CACLM-50 CACLM CACLM+50              Mils
; ~, |1 o* h8 K9 ~. P' a) k
CACLM is the longest Manhattan distance of the CK and ADDR_CTRL net classes.
请问这个规则在约束里怎么实现？
参考资料    ti  ddr2布线指南
$ X: \. G1 i( X( j2 u1 C0 Q) Rhttp://focus.ti.com.cn/cn/lit/an/spraac5g/spraac5g.pdf
8 k/ \$ A) c6 r  K

mcu200689

说下我的观点共同交流，曼哈顿距离和实际布线的距离是不一样的吧，CK和ADDR_CTRL都布好线后就可以看到最长的线了，根据最长的线确定约束就可以了啊

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那请问 你的A。B。C长度关系是如何确定的  
4 @+ }5 C4 Y2 u8 h+ M我在参考中看到
9 X( b" F0 w9 \ADDR_CTRL A to B/A to C Skew Length Mismatch 100 Mils
% ]5 i1 H) d" Y- e6 SADDR_CTRL B to C Skew Length Mismatch 100 Mils
2 v# [# d& E2 ~而在之前
DDR2 CK and ADDR_CTRL Routing
6 n* h+ y& B  [8 h, E3 |Figure 6 shows the topology of the routing for the CK and ADDR_CTRL net classes. The route is a balanced T as it is intended that the length of segments B and C be equal. In addition, the length of A  should be maximized.
我感觉应该是Y型拓扑，而且每个分支都相同
请问你是如何做的？

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说下我的看法
8 E3 d2 t+ e  _9 r/ }: k' Q曼哈顿距离是DX和dy的距离之和
布线长度是 total etch langth
4 J+ Q5 ^4 @! q% e" |
我画的限制在2500 和2600之间

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: Q  e" e- \) m5 B# H呵呵 不好意思
4 y% X- P* h4 P+ C这个是ti的DDR2接口的参考指南
  j1 V8 L* M- |* w+ x. ~! d1 g+ \我在上面贴出来了一个pdf地址