捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
https://www.eda365.com/thread-1183-1-1.html
! a1 i3 j1 G5 |$ F0 k
2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
& m! d: I/ R1 |5 N" X5 W# `2 X也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
3 [3 @3 D$ z; t$ o1 R0 d
6 w# U7 {4 `$ H, f
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花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
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% M" a) R5 W6 [# {. j大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。
+ U) W! z4 Z; T1 G: \
& R4 @( V1 f1 U, X# o+ P/ s! _但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
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3 n9 V: ^& \" P  m; x[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表
- G2 k. H, \, M" t
楼主是非常有心的人，在这方面给了我们很好的借鉴。
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
5 t/ U4 T9 U- X* g0 `铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

6 X( y- G% c7 R0 M( V3 s% b5 X
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
  J1 y6 e5 t! n, p  W意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
+ [) Q' z$ y, D0 t
所以不是不能完成的任务，只是你做了没有的。
其次就性能来讲，哪个性能更好，这个没有争议吧。
, j7 j: a! p) R; h
1 `3 Q' s4 x9 Z$ r/ p等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

8 Y# {/ m: g8 N[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）

1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
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0 @( V4 l/ R% m7 S) R% b
2：被via割断的浮铜
5 N8 W" V- B! b$ I5 |

" T; @, }2 X; s3 }+ o! G8 v3 b% r' Q
2 x) j% w  x6 f6 w2 ~' `3：via删除了，铺铜没有调整就是这样的
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% W. ]; g% H$ B3 H5 _# Y5 J2 m
( {! \' k+ H5 S2 @" L
4：自动铺铜造就的小天线
" I8 A0 z# M! n! D, P8 n
6 K0 t" x+ r/ K! f+ {0 M4 j
- N; G/ h' g% N8 `2 c5：从有利于焊接的角度，器件焊盘不要全覆盖更好。


+ [' ?/ |# H6 K1 ~. P9 b
6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
) i' ?3 ]# ^% f, F0 F7 n" H

( N! @6 q' t2 B; o& {* J  l
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.


: E5 F7 u3 I$ ~3 M/ T" b( @
6 G, ]8 P0 b; G9 V7 P
[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：

3 S. h2 p0 d6 p/ A5 u1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。

" }5 Y  p  f2 e( }. F5 v. h, Z
1 B1 {" f; w6 z: I7 U$ w* y! w
2：T分歧是无法避免的无奈选择，但也不是下图那样做的。

7 W  b2 B: P# S$ ~1 m. X- @
6 x1 l# t8 s9 y4 V1 r* K

3：电源部的电容，被如此穿越。
# R7 x5 V" ~, Z2 B7 m, z此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。


  S8 b, |3 c" [* W3 O* P% _
1 f: j7 Y% @2 R; B& m& g其实空间很大，为何要一定要从下面走，还要贴着管脚
2 p7 }) @) |6 f5 r* X2 P
0 V: h, p/ k5 Y
7 |5 A0 I5 I0 u. E
% U8 _) @1 N: r6 ^' _* ^( e0 j4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。
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# j2 q; _7 z' w& {( `

/ v2 F( L( k  A) {* }5：可优化的差分布线，差分包地还可优化完整。

7 m( i8 K  }0 \+ t. E
+ X( U% p7 R% W# e
6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。



7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。
' o  ^6 J% u! b3 h+ e

. d1 {; n/ y$ p, U. ~$ r  v# g
8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
. y  M5 B" T5 s
; i/ c3 R3 p; \5 |6 U8 z, p

9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。
* L: i5 h$ Y* g
9 @' }6 \$ e) }, M& N. o$ ~4 y
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9 p0 j- g0 }8 Q0 z' D0 N细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
为什么出焊盘的via从来就没有能打正的。
* ?: Q# N& T- r) t* A


4 f' {2 f3 O( D+ y1 h9 c: k10：cline与shape互连时要小心，不要制造锐角出来。


0 P1 D$ ^' n6 O; a- ?  z& `
11：lock off的线，不是问题的问题，也是check中需要修正的一项。
5 u# @3 J( h( M0 x! M5 u
  f* E* T6 m% K* t
设置篇：
+ V$ n2 r' u. k: X; ]. c6 E
2 {# }& ]5 z4 {( o( ~! @& U1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
* c; u1 j! g  L( P9 _# ], F/ ]9 H
- f8 q  K2 d7 G/ P/ @/ ^; V相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
NET_PHYSICAL_TYPE = PWR
0 X6 D5 n/ r. x, U& PNET_SPACING_TYPE  = BGA
9 w' g( X7 A9 K# D3 }# F* A: z


0 d& x! G! T6 X/ j: w  X
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
4 e( y% W' [% r8 T
! S" |) g5 l- d% z: D  a
- B" n, i' e  F  S& U" a+ l" i
8 x) Z" C  v! F& y; b7 [8 C3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
- |  D( }% g5 B9 T但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
; ^; A( B) f8 p


4:4个方向放置的带极性电容
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。



丝印篇：
# H  l0 }, H' m: m! m这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
6 V& o- n7 G0 C' G5 A/ m我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
# v0 V5 \* {% ^, M) p* S$ ^
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
2：silk 文本和器件丝印相叠
  Q9 \9 ~1 C8 \4 {- d" O- l3 w3：silk文本被via的drill打断。


7 O$ O- }9 J1 o; U- p
& C3 I) G* D4 v2 G4：叠在焊盘上的丝印

( ]( U- O2 s; E  T3 a
" ]6 ?$ F7 R7 |7 v7 v
5：竖器件，横放丝印
' u7 o) Z4 x! E' U3 t& c
; d; q1 k; b, y( w( k

3 k: N! `9 R, b9 q! z; l: T  S' T6：没有摆正的silk名字（有空间的）
3 t6 j& W8 {2 S9 }3 i% e
0 w5 j2 H  t% }) {! r+ b
& T: U) o! [3 d: j$ d. O
: l/ U0 b9 w! u0 G7：没有放齐的silk文本,如果用大格点放就能放齐的
* O5 y$ G  s8 s1 N  X! x1 ?5 r2 g
& [9 h! W7 o' M) }

8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。

+ a: z" \# y' d1 G3 j
8 c1 E+ O; i" e8 e6 e' n[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

zll

值得学习呀！

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

/ l( N1 K% i+ t" r7 R) |- r8 O1 ^
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
* o* G+ Y- h* B; \& Z% l$ D; W  Q现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
- a, Z7 M2 g- v! d9 f( ]LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

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二当家的所讲极是，
* Y4 G: Y0 t  a4 i$ |8 @) ?$ S鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。

布板的也太没有责任心了。