EDA365电子工程师网
标题:
allegro导入网表错误解决，不是封装和路径问题
[打印本页]
作者:
maozheng110
时间:
2014-2-19 10:01
标题:
allegro导入网表错误解决，不是封装和路径问题
本帖最后由 maozheng110 于 2014-2-19 10:04 编辑
- r9 A+ `9 ~9 P0 a
{0 y& V6 }, [4 p- O+ ~
已布过一部分线，放了一些封装，并且有fixed属性，改原理图后重新导入网表出错。
4 @* `2 h, W5 E0 u5 {$ M$ R% b' I
不是找不到封装问题，不是路径问题，直接报下错。
4 ]. O# h8 }; n, X& G, ]
#1 ERROR(102) Run stopped because errors were detected
8 }! X& F: t) Z* K5 ]5 y3 \
解决方法：
) z. k, C/ H* s1 z7 w: B8 A1 ^
Import Logic的时候选项Place Changed Component里选Never，再选always时也不报错了
) Z* f! `7 K% w) S
& G. C9 Z; r4 t1 d; j/ l
4 u* ]+ H c. c: m, L8 S# a$ m
各选项说明：
) K" v9 h6 U4 V, j% S6 w6 n
# always 全部放置在原先的位置上
1 m- f* u8 w6 b Z
#never 原先放置的零件拿掉，导入netlist重新放置
3 ^$ r. }7 n( H' h. h u
#if same symbol 当新旧零件包装相同时替换，并且位置相同
作者:
rainbowII
时间:
2014-2-19 11:24
你选择never代表将所有的元器件拿走，然后重新放置，因为你的元器件有FIX属性，所以报错。我一般就用alwasys,而且你也只是修改一部分线路，选always就可以了，非要选never,就要勾选ignore fix property
欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/)
Powered by Discuz! X3.2