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标题: 大家给些意见啦！ [打印本页]
作者: zhangjinhe    时间: 2013-10-21 11:10
标题: 大家给些意见啦！
  小弟是个菜鸟， 看了jimmy大师的DDR教程 用的是大师教程里的文件，看完教程之后自己把数据和地址的走完了，第一次走 大家给些建议。小弟先在这里谢谢了

J-0708.rar

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作者: ALLEGROPCB    时间: 2013-10-21 17:32
这个论坛有点荒凉了。 一个帖子7个小时没人回复。
作者: 与你同行    时间: 2013-10-21 18:13
DRAM0_CLK#和DRAM_CLK是一对差分线。请等长  等宽    与其它走线保持三W原则。
* Z0 }( A& v2 d6 G图中走线有突起。

QQ图片20131021181220.jpg (35.93 KB, 下载次数: 0)

QQ图片20131021181220.jpg
作者: zhangjinhe    时间: 2013-10-21 21:47
与你同行 发表于 2013-10-21 18:13& ~  L: R, s; q6 L9 v8 A$ N- m
DRAM0_CLK#和DRAM_CLK是一对差分线。请等长  等宽    与其它走线保持三W原则。( ?2 a9 K, i9 D* M$ Q, A) |
图中走线有突起。
0 m7 i1 c; q- d" D) e" Z
多谢 小弟明白了
作者: jimmy    时间: 2013-10-22 09:21
有两个比较大的问题：. m" c- D$ K, U5 \( ^
& X: t. t1 B! V4 h) u4 J/ N
1，差分时钟没按差分进行8 b: F' w2 d; ?0 `' y9 n
" Y& D/ n/ B7 T4 t
5 t/ @1 t- A3 Z/ Z; o/ K$ y

6 d7 `$ G: h* \: t- b5 B' K& s+ w& H1 h* H. w4 _4 Q
2，没做到3w,串扰不好解决! x1 q, R, \( U1 \: L; |
5 h: i; C; j% x9 ?

4 u/ ?6 u0 g" W# H3 j6 q/ z$ E0 _7 A, P
作者: CUICHAOYUE    时间: 2013-10-22 10:42
1、差分时钟没按差分进行？大哥的意思是：等长蛇形时可牺牲耦合，此外就必须时刻紧耦合？曾经看过一篇论文说差分线之间的耦合只占20%左右，更多是对地耦合，故差分线走线层需紧靠"地"平面~看过两份走这种DDR2 时钟差分线的设计，别人好像对CK和CK#都不太严格于紧耦合而侧重等长，两块板子都能跑起来（可能运行的频率不太高吧），当然可靠性就很难考究了，所以有时自己为了容易走线很多时候也心存侥幸。希望大家提出一些权衡的办法。
9 c9 S9 M5 s7 V) j; I
作者: xiaoyangren    时间: 2013-10-22 10:58
走过、路过、看过



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