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标题:
cadence concept hdl使用问题
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作者:
keenboyee
时间:
2008-8-18 15:54
标题:
cadence concept hdl使用问题
各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
3 S1 z% q9 z5 C' |
比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
) O! o% K- f6 M0 t) C1 S% r
Description : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
' @; z1 m! [) t0 q
Object dump:
4 q0 s8 ~/ m$ i3 H
{
- @) f1 I f6 ?( \' e" H
page: 14
7 i1 g- Q) q5 [8 e/ k7 c% B" y
instance:
2 u% B- o0 a: D. Z5 ~
cell name:
' c3 S9 x0 z5 t6 {
pin name:
* [8 ^ Y# v$ r+ m6 e& H
}
. i! ]! `; Q7 X. l; z3 M6 a
{
c" ^) L3 L5 F
page: 14
" R4 w( X0 p/ k. Q0 c
instance: I17
# c) L2 l$ |& m3 C, Y9 y
cell name: LTM4600HVIV
/ b" E4 F0 X6 O( f& y( K
pin name: VIN<14..0>
% E" G& z- O# X; x/ o. p- ^/ \
}
8 f6 z1 O* r1 O7 w+ b) T
其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
7 i* o8 ^4 W& T9 N. o7 v
:handshake
作者:
wolfwang
时间:
2008-8-19 12:23
Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？
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:handshake