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标题: DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题 [打印本页]
作者: dck    时间: 2013-8-29 09:18
标题: DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题
* I! q8 ^/ Q$ f- ~: M
（1）在一个设计中，CPU挂了2个DDR3，差分时钟信号SCK和SCK#，走线拓扑结构为T型，原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻（SCK上为R1，SCK#上为R2，跟着它们之间跨接一个C1=10pF电容（原理图备注，此电容根据实际情况选贴200R，240R，10pF或不接等选择）。/ m) D5 H! V+ W2 @, _
（2）SCK和SCK#的pcb走线上，串接电阻R1和R2和跨接电容C1相邻放置，且在T型拓扑的分叉点处，它们距离CPU端大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。1 d0 _4 @  x$ ?% }- n+ u
（3）SCK和SCK#要求板厂做100R的阻抗。4 M: d1 D) ^1 `  m7 J9 i

+ N. E: ]4 j: |7 R" ?+ i问题：
1 n' w5 A0 v+ ?* H1.差分时钟SCK和SCK#之间跨接电容（或电阻）C1的具体作用是什么？它应该怎样取值？, ]. i  C0 L+ F' u: \
2.为什么是做100R的阻抗，而不是50R？
作者: part99    时间: 2013-8-29 09:48
1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
# J! L* [1 l  C: o/ U9 u2. 100欧姆是差分阻抗；- b( Q. g; j. y6 _1 D
另外，
$ l; P3 o* E& ?1 g5 @, p- @3. DDR3最好走fly-by，这样减少很多反射波，比你加那一点电容好多了，你的走线是DDR2的走法，太过时了；2 e  F+ e% [6 e$ ]" z$ |" h
4. 你说的原理图在哪里？
作者: kobeismygod    时间: 2013-8-29 10:02
1,  跨接电容为的是改善SI，USB也有加的，可以使眼图更好看.跨接电阻的目的是端接，也是视SI需求来决定是否加还是加多大。
. b/ \! |1 r" B: U5 ]) W8 O/ J/ s/ U2 ^0 r2，100R为diff阻抗，这个和PHY的I/O结构和信号幅度要求有关系。另外你说的50欧姆应该是single end阻抗。
作者: dck    时间: 2013-8-29 10:28
part99 发表于 2013-8-29 09:483 e) k  B  K  _
1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
5 J  C# p& e7 F! x! T. t9 E; ^2. 100欧姆 ...

7 \% g1 A3 I  k$ G% Z# k( k没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提示说太大了受限制不能上传。）。
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) v% ]$ R( y6 j* r% S" ~6 {这是原厂的Layout，我们只是使用他们的此部分Layout。现在在调机，以往DDR3的SCK频率可以跑432MHz左右的，现在只能跑到312MHz（R1=R2=0R，C1=10pF）。
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0 Q8 `3 i- s: K2 Y+ L, O1 a在网上看得，C1的作用是为了减少由T型分支反射回分叉点的差模反射。不知道这是什么样一个原理？如果我是使用不断更换器件（更换不同电阻或电容）去调试，那么我应该是以怎样的规律去更换？（从小到大的方式，还是从大到小，还是别的规律？）
作者: part99    时间: 2013-8-29 11:17
dck 发表于 2013-8-28 21:28
' n# |$ h8 W5 w% e0 _- ~3 Q# V没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提 ...
5 ?8 }  F8 Y7 F0 D/ G2 o' {# i$ T
还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。. r2 g- d, E1 \& w2 o
首先，你要有一个高分辨率的示波器（5G以上），有源探针（1G以上），真正看看DDR的时钟怎么样，另外，最重要的是看DQS和相对应的DQ。) }( `/ }9 w$ d+ u! z! R1 o8 O" H
还有，如果jitter太大也会影响DDR，重点看看这里。
' k" U5 _* E4 b$ R- Q至于调电阻电容，我觉得作用不大，你应该先短接R1，R2，移走C1，等把信号调出来之后才完善信号完整性。  P: j4 k8 {1 \- ^
还有，你的DDR的控制寄存器设置是自己做的还是抄官方的，这个地方要好好琢磨一下。
作者: dck    时间: 2013-8-29 13:38
本帖最后由 dck 于 2013-8-29 13:40 编辑 ( v4 ]3 d; T5 W. l& X2 Y" T
part99 发表于 2013-8-29 11:17
+ j7 S0 V1 R4 W: h2 @$ S还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。
# Y" |3 J6 }/ |: C6 x. u2 w首先，你 ...
- s4 N# I: ]$ M' ^" _$ `3 h9 e
" Q) i) S: X. G7 [6 c
{:soso_e101:} ，没有这么好的示波器。只能通过换R1,R2,C1去试。至于底层软件更改不了。
/ m, e( m6 E' |4 K; C* e
: v, G5 ~. S/ E! u" j* l9 S9 s) U+ I5 P0 B" t, \2 `

7 Y, ^3 v0 B/ g/ O7 d0 ?0 P怎么2.54M的图片都上传不了啊。太大受限，奇怪了。
作者: dck    时间: 2013-9-6 19:39
本帖最后由 dck 于 2013-9-6 19:40 编辑 8 x$ q: k4 m/ Q  n4 R' F4 Q
' e0 f; o0 U! s5 j4 [1 A7 S3 j

; ^* V9 V* d& x5 ^之前的版本DDR3时钟频率可以跑到480MHz，现在最高也只能跑道384MHz。
7 q7 U" R5 b6 D) p1 K
  N0 N; h3 X" `. y6 V& M
$ Q( V: f6 q3 I  j6 u- F8 }1 q, c
5 k5 j( f0 B  W9 \* R' a以前版本叠层Top，L2_Gnd，L3_sig1(V)，L4_sig2(H)，L5_Pwr，Bottom(Gnd)，DDR3在Top，L3_sig1(V)，L4_sig2(H) 三层，DDR3走线区域内Bottom铺地。
8 ~3 Q- A$ C1 g) V9 P
5 O+ J. X  p+ h' k( Q而现在这个版本叠层Top，L2_Gnd，L3_sig1(V)，L4_Pwr，L5_Gnd，Bottom(H)，DDR3在Top，L3_sig1-V，Bottom(H) 三层。, D; a' S3 ~- l$ h( w

5 J# r( j: R2 K( o9 i: I
- ~7 }: S& h% N1 Y# |' Z: x' u0 q6 w- Y6 H( F: Q
两个版本DDR3部分走线一样，只是把旧版本的L4_sig2(H)走线变换到Bottom(H)和PWR和GND的变化，按分析，新版本的叠层更合理，理应跑的更高。但为什么呢？, L8 Z! {% i: O8 b9 x
作者: bobzhu    时间: 2013-9-9 17:05
电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。
作者: dck    时间: 2013-9-9 18:22
bobzhu 发表于 2013-9-9 17:05
  s, K& g! U6 J' k7 B% F电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。

+ M! m( c$ g5 r/ k串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？
作者: bobzhu    时间: 2013-9-10 11:51
dck 发表于 2013-9-9 18:22; w% M, q" I( a( \8 A: l
串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？
! b; x) d" s2 D; c4 \4 o8 m: F
真个我也很疑惑，按理应该靠近主控端才对啊
作者: dck    时间: 2013-9-11 17:56
现在能跑到480MHz了，是软件配置问题。
作者: dck    时间: 2013-9-11 18:18
本帖最后由 dck 于 2013-9-11 18:20 编辑 2 K' X4 U' H$ v+ w  I

2 g( L3 V9 a: `7 X主要是改变了配置文件中的DRAM_ZQ值，原厂说明文档解析这个DRAM_ZQ参数是DRAM控制器输出阻抗调节参数。, D! c7 U5 v8 j, e9 ]" K1 y$ F
有两点不明白的地方：$ J3 H) p: v5 U4 U
（1）DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
/ t" b& _; ?) w3 }（2）DRAM控制器输出阻抗，这是调节CPU集成的DRAM控制器的（不清楚CPU端是否也有类似与DDR3的ODT功能）？还是调节DDR3上的输出阻抗？
作者: ang629    时间: 2014-11-6 16:08
学些一下
作者: ghl431    时间: 2014-11-6 16:20
DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
6 v- L1 i+ l! D0 c3 t/ X# c( @" d- ]' g1 n$ f  e
指地址线和控制线，非数据线时钟线。
作者: senlwang    时间: 2014-11-8 09:09
俺是来学习的



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