EDA365电子工程师网

标题: DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题 [打印本页]
作者: dck    时间: 2013-8-29 09:18
标题: DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题

0 j) Q( d$ b  v（1）在一个设计中，CPU挂了2个DDR3，差分时钟信号SCK和SCK#，走线拓扑结构为T型，原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻（SCK上为R1，SCK#上为R2，跟着它们之间跨接一个C1=10pF电容（原理图备注，此电容根据实际情况选贴200R，240R，10pF或不接等选择）。5 k& \# R3 j: i$ N, w
（2）SCK和SCK#的pcb走线上，串接电阻R1和R2和跨接电容C1相邻放置，且在T型拓扑的分叉点处，它们距离CPU端大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。
% O( b+ U" f! Z3 ]- x& g（3）SCK和SCK#要求板厂做100R的阻抗。
: n8 v. F: S* Z4 r* N7 {9 q* x: ^0 V! l# M# D
问题：
; f/ j* L( ~2 f$ g6 t4 v1.差分时钟SCK和SCK#之间跨接电容（或电阻）C1的具体作用是什么？它应该怎样取值？5 X$ b. y4 D( J' @% T
2.为什么是做100R的阻抗，而不是50R？
作者: part99    时间: 2013-8-29 09:48
1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
% `: B$ t! l3 Z) @: i% j! s2. 100欧姆是差分阻抗；! t! X& b2 \+ D7 L, M
另外，$ G7 h9 P+ w6 m/ u7 C- l
3. DDR3最好走fly-by，这样减少很多反射波，比你加那一点电容好多了，你的走线是DDR2的走法，太过时了；' V& [4 E5 D( N
4. 你说的原理图在哪里？
作者: kobeismygod    时间: 2013-8-29 10:02
1,  跨接电容为的是改善SI，USB也有加的，可以使眼图更好看.跨接电阻的目的是端接，也是视SI需求来决定是否加还是加多大。" i) U/ X; ^$ Q  m
2，100R为diff阻抗，这个和PHY的I/O结构和信号幅度要求有关系。另外你说的50欧姆应该是single end阻抗。
作者: dck    时间: 2013-8-29 10:28
part99 发表于 2013-8-29 09:48# A; \( e  W) q# T& W
1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
& D+ u! `" [" e0 o  X: X2. 100欧姆 ...
2 d4 ~9 Q) d) K1 a' v" }$ h. Y
没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提示说太大了受限制不能上传。）。
# @; f4 q! Y, ?5 H; r" m
  ]/ J1 |$ E( u3 Q这是原厂的Layout，我们只是使用他们的此部分Layout。现在在调机，以往DDR3的SCK频率可以跑432MHz左右的，现在只能跑到312MHz（R1=R2=0R，C1=10pF）。& \4 k6 M% `5 k* _

  `* Z" \$ V" w3 F- P在网上看得，C1的作用是为了减少由T型分支反射回分叉点的差模反射。不知道这是什么样一个原理？如果我是使用不断更换器件（更换不同电阻或电容）去调试，那么我应该是以怎样的规律去更换？（从小到大的方式，还是从大到小，还是别的规律？）
作者: part99    时间: 2013-8-29 11:17
dck 发表于 2013-8-28 21:284 V7 v' m6 e6 I# `+ \2 Y( ]
没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提 ...
6 p$ [' t! M3 P$ _  s
还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。+ ~3 f1 Y# ~4 [$ X1 a+ O; a
首先，你要有一个高分辨率的示波器（5G以上），有源探针（1G以上），真正看看DDR的时钟怎么样，另外，最重要的是看DQS和相对应的DQ。1 u8 ~7 p7 O. b% B7 }! w
还有，如果jitter太大也会影响DDR，重点看看这里。9 }" T+ r+ N% }8 h
至于调电阻电容，我觉得作用不大，你应该先短接R1，R2，移走C1，等把信号调出来之后才完善信号完整性。- z& O6 M' ?1 X  H& V+ j
还有，你的DDR的控制寄存器设置是自己做的还是抄官方的，这个地方要好好琢磨一下。
作者: dck    时间: 2013-8-29 13:38
本帖最后由 dck 于 2013-8-29 13:40 编辑   e$ c5 ]% s& b
part99 发表于 2013-8-29 11:17: f3 A3 G/ w$ F0 j/ ^/ ]
还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。! I0 E5 T$ G0 @6 k- t$ c( i
首先，你 ...

! }; `- b# Y; c  f1 u5 q6 n; k4 q% s0 F# z, }; e
{:soso_e101:} ，没有这么好的示波器。只能通过换R1,R2,C1去试。至于底层软件更改不了。
* g. o+ x1 f& I2 u) ?  u3 t) K; @; |3 J* A3 Q

+ S, G/ D+ ?, q0 [% Y+ d4 i# j0 z
怎么2.54M的图片都上传不了啊。太大受限，奇怪了。
作者: dck    时间: 2013-9-6 19:39
本帖最后由 dck 于 2013-9-6 19:40 编辑
. ~: j& O2 E+ w2 B. p7 S9 y5 M  x
( l4 Q+ f! ~+ i: e# |# c6 K$ J6 ]! T; W) _& M( C
之前的版本DDR3时钟频率可以跑到480MHz，现在最高也只能跑道384MHz。
$ \. O" B) m# x% T% U
$ k) F1 L3 h3 c: Z- g6 _% ]1 \# J$ u! s' n* g% E/ a- z% O5 A
9 q" c: P& C$ {+ _8 x4 z0 x
以前版本叠层Top，L2_Gnd，L3_sig1(V)，L4_sig2(H)，L5_Pwr，Bottom(Gnd)，DDR3在Top，L3_sig1(V)，L4_sig2(H) 三层，DDR3走线区域内Bottom铺地。
5 \4 b9 h9 G- U- F) U$ x6 L1 C' h: F% v" r6 m) f" Q) e
而现在这个版本叠层Top，L2_Gnd，L3_sig1(V)，L4_Pwr，L5_Gnd，Bottom(H)，DDR3在Top，L3_sig1-V，Bottom(H) 三层。
' P- [1 S( s# S; b/ x' G9 O: I3 Z; j* _7 U6 o5 n  W! a  L  c
1 P; J! Z: h9 {4 u5 @1 O# _
0 E0 f9 r8 p) O, G8 V
两个版本DDR3部分走线一样，只是把旧版本的L4_sig2(H)走线变换到Bottom(H)和PWR和GND的变化，按分析，新版本的叠层更合理，理应跑的更高。但为什么呢？
$ t  [. f% Z7 m/ i6 Y/ y
作者: bobzhu    时间: 2013-9-9 17:05
电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。
作者: dck    时间: 2013-9-9 18:22
bobzhu 发表于 2013-9-9 17:05: }+ y' u; Z  P
电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。
/ a" @9 r4 H" S7 t" V: K
串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？
作者: bobzhu    时间: 2013-9-10 11:51
dck 发表于 2013-9-9 18:22
* V# P; k% e4 n4 \: Y8 g串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？

1 o4 H+ T5 l& t2 l; D  L# g真个我也很疑惑，按理应该靠近主控端才对啊
作者: dck    时间: 2013-9-11 17:56
现在能跑到480MHz了，是软件配置问题。
作者: dck    时间: 2013-9-11 18:18
本帖最后由 dck 于 2013-9-11 18:20 编辑 5 ?) u4 k# T# `( g9 o: [

0 @- H% ?( _4 w: {主要是改变了配置文件中的DRAM_ZQ值，原厂说明文档解析这个DRAM_ZQ参数是DRAM控制器输出阻抗调节参数。
2 q7 U# K( m: G% i有两点不明白的地方：
1 c% C- {% Q" ~, f+ N$ k（1）DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
& m3 U  @0 x% t* J+ B（2）DRAM控制器输出阻抗，这是调节CPU集成的DRAM控制器的（不清楚CPU端是否也有类似与DDR3的ODT功能）？还是调节DDR3上的输出阻抗？
作者: ang629    时间: 2014-11-6 16:08
学些一下
作者: ghl431    时间: 2014-11-6 16:20
DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
7 Q# h2 P5 [2 u* k, \, ~2 N6 ~1 r# h
指地址线和控制线，非数据线时钟线。
作者: senlwang    时间: 2014-11-8 09:09
俺是来学习的



欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/) Powered by Discuz! X3.2