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标题: DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题 [打印本页]
作者: dck    时间: 2013-8-29 09:18
标题: DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题
: v. `3 h8 o0 h5 A/ a
（1）在一个设计中，CPU挂了2个DDR3，差分时钟信号SCK和SCK#，走线拓扑结构为T型，原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻（SCK上为R1，SCK#上为R2，跟着它们之间跨接一个C1=10pF电容（原理图备注，此电容根据实际情况选贴200R，240R，10pF或不接等选择）。
# A& S& L( L  B0 p9 p( z（2）SCK和SCK#的pcb走线上，串接电阻R1和R2和跨接电容C1相邻放置，且在T型拓扑的分叉点处，它们距离CPU端大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。1 u/ t1 u8 Y. Y
（3）SCK和SCK#要求板厂做100R的阻抗。
9 ~: Y* G# _# `3 y) C
' X9 A  g# r8 ?9 Y" L2 u问题：
& L4 ]' |! N& n& h1.差分时钟SCK和SCK#之间跨接电容（或电阻）C1的具体作用是什么？它应该怎样取值？) }; j% _% `0 n4 A
2.为什么是做100R的阻抗，而不是50R？
作者: part99    时间: 2013-8-29 09:48
1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；2 x7 A1 F- I1 v2 U. A& P) d
2. 100欧姆是差分阻抗；+ q4 o9 R" d1 ]
另外，
; j9 q8 |  q3 B* |$ V$ P% v3. DDR3最好走fly-by，这样减少很多反射波，比你加那一点电容好多了，你的走线是DDR2的走法，太过时了；
( h6 M- V$ j5 B1 O/ Q0 Z4. 你说的原理图在哪里？
作者: kobeismygod    时间: 2013-8-29 10:02
1,  跨接电容为的是改善SI，USB也有加的，可以使眼图更好看.跨接电阻的目的是端接，也是视SI需求来决定是否加还是加多大。5 o+ T8 Y7 y: M* v* q
2，100R为diff阻抗，这个和PHY的I/O结构和信号幅度要求有关系。另外你说的50欧姆应该是single end阻抗。
作者: dck    时间: 2013-8-29 10:28
part99 发表于 2013-8-29 09:48
/ h; h% ~  @5 B' ?1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
+ J) F& c+ D8 T: n% o/ r6 r2. 100欧姆 ...

- Z; p8 t4 f" R& g+ O, l2 }$ B" g没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提示说太大了受限制不能上传。）。
6 O2 C: I; K& ~  f7 w* V8 C7 p% r3 f1 w9 b4 y/ E% e
这是原厂的Layout，我们只是使用他们的此部分Layout。现在在调机，以往DDR3的SCK频率可以跑432MHz左右的，现在只能跑到312MHz（R1=R2=0R，C1=10pF）。
( y% v7 o; B, x8 k, ~0 @0 Q( t- I5 ^5 R6 s/ K9 M8 O7 G" I7 C" L: R
在网上看得，C1的作用是为了减少由T型分支反射回分叉点的差模反射。不知道这是什么样一个原理？如果我是使用不断更换器件（更换不同电阻或电容）去调试，那么我应该是以怎样的规律去更换？（从小到大的方式，还是从大到小，还是别的规律？）
作者: part99    时间: 2013-8-29 11:17
dck 发表于 2013-8-28 21:28: D/ L4 ~& U! R' q! I
没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提 ...
* r; x/ N9 ], P5 x# I; L$ p
还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。
' [7 T& T. \( E  G首先，你要有一个高分辨率的示波器（5G以上），有源探针（1G以上），真正看看DDR的时钟怎么样，另外，最重要的是看DQS和相对应的DQ。
8 ^! e. ]' L! b/ p0 f% Z$ r2 x还有，如果jitter太大也会影响DDR，重点看看这里。
8 t) V8 c# h. d# P, w5 @  H8 i至于调电阻电容，我觉得作用不大，你应该先短接R1，R2，移走C1，等把信号调出来之后才完善信号完整性。
. ]3 ^( R( L. P0 L还有，你的DDR的控制寄存器设置是自己做的还是抄官方的，这个地方要好好琢磨一下。
作者: dck    时间: 2013-8-29 13:38
本帖最后由 dck 于 2013-8-29 13:40 编辑
0 l- T* X3 L5 A- R. W( l
part99 发表于 2013-8-29 11:17' l8 d" z' _* q& _: T0 I0 \, u! _
还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。2 e1 ~# |; P* |9 K* j
首先，你 ...

/ L& G( T* O  a+ ~1 ]2 W
+ j- S' `$ n6 L- J: }{:soso_e101:} ，没有这么好的示波器。只能通过换R1,R2,C1去试。至于底层软件更改不了。6 H+ A( S9 q, S8 ?) G$ {

! S( _7 _3 b+ q- k2 W! J: D* j1 Z$ m; W1 Y: N3 ~, e4 A, n2 a+ X+ N

0 H2 H8 M) f: B# U# G怎么2.54M的图片都上传不了啊。太大受限，奇怪了。
作者: dck    时间: 2013-9-6 19:39
本帖最后由 dck 于 2013-9-6 19:40 编辑
/ m! T% O! i$ i* \2 V' a. b
6 y8 _4 ^( A3 p* e9 C+ @6 i8 g& P+ |
之前的版本DDR3时钟频率可以跑到480MHz，现在最高也只能跑道384MHz。
+ Y/ @# u0 q1 \! C: f7 r
/ C: s0 a& z" {7 V1 l1 t7 y- ^6 p: ^' ]* `4 b  x
. m3 H+ Q& B  d( B$ V# l( q2 ^) g
以前版本叠层Top，L2_Gnd，L3_sig1(V)，L4_sig2(H)，L5_Pwr，Bottom(Gnd)，DDR3在Top，L3_sig1(V)，L4_sig2(H) 三层，DDR3走线区域内Bottom铺地。" T+ ]/ e% ^& Z( e4 l2 G3 n

8 j! h& Q3 d! d1 D" o3 z8 D- i6 n而现在这个版本叠层Top，L2_Gnd，L3_sig1(V)，L4_Pwr，L5_Gnd，Bottom(H)，DDR3在Top，L3_sig1-V，Bottom(H) 三层。# [# X" K( L6 \& g( F0 G& q+ c, N# H
6 f6 l, I# K* W8 L3 o% j
" Q& r  H$ T% M$ ]6 ~" ?

0 y2 T% U* s, ~8 @+ Z" z+ K1 c两个版本DDR3部分走线一样，只是把旧版本的L4_sig2(H)走线变换到Bottom(H)和PWR和GND的变化，按分析，新版本的叠层更合理，理应跑的更高。但为什么呢？* s& {  G. E, f" x5 g
作者: bobzhu    时间: 2013-9-9 17:05
电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。
作者: dck    时间: 2013-9-9 18:22
bobzhu 发表于 2013-9-9 17:05
+ \1 \/ V+ f" \* L/ U电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。
+ E) Q' s- F/ e9 V$ `5 O
串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？
作者: bobzhu    时间: 2013-9-10 11:51
dck 发表于 2013-9-9 18:22/ s. s# i+ |6 u' z) E  G3 z
串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？

, Z3 v; `' A& L& R真个我也很疑惑，按理应该靠近主控端才对啊
作者: dck    时间: 2013-9-11 17:56
现在能跑到480MHz了，是软件配置问题。
作者: dck    时间: 2013-9-11 18:18
本帖最后由 dck 于 2013-9-11 18:20 编辑
  t2 b* s$ f4 N) R4 ~, ~# O& R6 }8 W0 L& P% d
主要是改变了配置文件中的DRAM_ZQ值，原厂说明文档解析这个DRAM_ZQ参数是DRAM控制器输出阻抗调节参数。/ _- x6 G) h; J1 ~4 z
有两点不明白的地方：
) {: X  q1 _6 F! m（1）DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
) W2 B; Y/ J% J/ t" j4 W' c（2）DRAM控制器输出阻抗，这是调节CPU集成的DRAM控制器的（不清楚CPU端是否也有类似与DDR3的ODT功能）？还是调节DDR3上的输出阻抗？
作者: ang629    时间: 2014-11-6 16:08
学些一下
作者: ghl431    时间: 2014-11-6 16:20
DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
( J, ~  g) H" ^$ n7 I$ j, Z. b8 @( H* Y
指地址线和控制线，非数据线时钟线。
作者: senlwang    时间: 2014-11-8 09:09
俺是来学习的



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