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标题: 请高手帮我解读一下一下信息。 [打印本页]
作者: lt169    时间: 2008-8-14 10:12
标题: 请高手帮我解读一下一下信息。
这是我设置XNET等长后，布线完成对线进行show element 弹出的信息：
  _9 j* ]) y* E; ]我明明设置的XNET是 是 Total Ecth Length ：min = 2000 MIL , max = 2100 MIL
) s1 r$ j+ T, y+ X在Reletive  propagation delays  中设置的公差是 0:100 (mil)
. Z4 _5 X& v/ @3 x: D为什么会出现“ (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL7 |" n  c. C. d
                   target=  (IDE_D9) U3.D17 to IDE1.6”
: k) S0 j& |+ N$ v4 Q这个结果？' w' C; I0 V0 |( {% A" [( \

; ^# k/ G7 X6 Y% h( @/ o' B' D7 s附：该线的网络具体情况是从 U3 .D1------ RN(排阻) --------0（过孔）-------------- IDE1.6  ^4 O$ M- `) K" v
                                                                                            |- z. g- v( ~& e) A! T, z
                                                                                             -----------------------------------CF1.48                 
7 \8 ~+ g) u' Z$ \% H
8 u/ G/ J& H+ Q: E% V我的意图是设置 U3.D17 到 IDE1.6 线长为2000 ～ 2100 （MIL）而不计 过孔到CF1.48  线长。* j* b! e! b: R: M) T: v; z
我这样设置对不对啊？应该怎么做呢？/ @5 ]# ^1 o, F+ l6 |7 `% m
$ o! `" Y4 B+ ]8 l0 v8 J) v& R: W
第二个问题：RDly 与 totE 分别表示什么？: p$ Z( M0 Y  L; P  m/ d2 F
8 o* F1 }2 ~1 U/ V
9 i8 M9 s5 _/ Y) O  l6 b
LISTING: 1 element(s)' G( d3 P- n$ r% _' [
              < NET >              
9 n9 M  s# |' q& S8 ~& j/ _* F/ J- q  Net Name:            IDE_D94 Q1 m2 ^3 U( O! T, H5 R" S
  Member of XNet:      IDE_D9
" @# u0 z# h1 x. |* S  Member of Bus:       IDE_DATA_BUS
+ C9 r( P' F$ N+ b4 {) K  Pin count:              3
: T! k& l2 l5 @0 `  Via count:              2: B0 Z" J$ ^$ n2 W* M9 [
  Total etch length:      2662 MIL
9 v, q. ~* X2 I: A! C  Total manhattan length: 2064 MIL& I9 I& k. U, C; [  v
  Percent manhattan:      128.97%) p4 s' Q2 w+ T5 I5 Z; [
  Pin                     Type      SigNoise Model       Location3 e8 k. W; K  _! H, E1 z  J
  ---                     ----      --------------       --------
% _2 u" Z( ^( N" f  IDE1.6                  BI        CDSDefaultIO         (5901 376)
  ]+ u  M  m/ y7 a* g  CF1.48                  UNSPEC                         (6137 1525)
; I. v$ d' N* I' |* F, k" t  RN6.1                   UNSPEC    RN6_22               (6623 1718)
+ ^4 L+ O: g% m3 y% j6 }  No connections remaining
. B9 o6 V) v( Y, X" G& u( U: h! Z  Properties attached to net8 \: X% O; j8 j
    BUS_NAME          = IDE_DATA_BUS4 w9 [# ~# c6 B' W
    LOGICAL_PATH      = @ls2f_motherboard.schematic1(sch_1):ide_d96 n  t; N. x7 @" d: G  l
    NET_SPACING_TYPE  = IDE
" i1 D/ F2 D9 Y8 V8 G, Z9 D9 U    TOTAL_ETCH_LENGTH = 2000 MIL:
9 ^: `! w0 j9 r4 @& F( D( z  Electrical Constraints assigned to net/ ?; Z) H) O2 |7 }
    total etch length: min=2000 MIL  max=none- ?4 ^( e# r6 j" t
  Constraint information:
6 L+ y2 @5 Q8 h% o    (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL- U4 {' m9 _. h
                   target=  (IDE_D9) U3.D17 to IDE1.6
2 X# D3 h! D% d/ n; b. \& C            (6802,2198) pin U3.D17,BI,TOP/TOP
0 l, E8 y; |: F( w      506 MIL cline TOP- Z9 R0 G+ d& ~: ^
            (6623,1782) pin RN6.2,UNSPEC,TOP/TOP
0 `, Z* C2 F9 a& l( O& L1 i: i            (6623,1718) pin RN6.1,UNSPEC,TOP/TOP$ Z5 X9 C) m+ u# a9 ]* p8 O) f
      41 MIL cline TOP
; H) b# x! h- G& f            (6623,1677) via TOP/BOTTOM
, |4 \. {2 `( N      746 MIL cline TOP# i& _- p: P$ l3 f' O" [6 c  c% @8 e+ N
            (6597,942) via TOP/BOTTOM
2 W+ U( f( p# H& ~      1070 MIL cline TOP/ p) e8 ^- d/ q1 J' r
            (5901,376) pin IDE1.6,BI,TOP/TOP( t3 I9 S# e; U. R
    (totE) (Xnet=IDE_D9)  min= 2000 MIL  actual= 3168 MIL
) m5 @9 y8 m- k) Q5 ]      805 MIL cline BOTTOM( j3 K& t5 {$ T; O! ^  X' \
      41 MIL cline TOP
2 }8 G8 s7 g( ^! U: t      746 MIL cline TOP/ J* U$ }% B7 P  }3 R& L- U7 i- f4 z
      1070 MIL cline TOP
" i/ v3 A. w! a3 p      506 MIL cline TOP! \/ v' N) c( @# B) F0 P
  Member of Groups:
* q0 c0 S% W5 Q' A9 B    XNET            : IDE_D9/ o- s: J  O; A  [7 j  i

/ z9 O! k. g' A先谢谢了。。
作者: madin    时间: 2008-8-14 10:58
个人认为（郁闷必须加这个，怕又被砸）  你是否应该设置一下PIN PAIR呢？？？
作者: lt169    时间: 2008-8-14 12:02
PIN PAIR 已经加成功了。
! c3 `- R" a- V% u* V0 @是的，必须加这个。
作者: ijiqux838    时间: 2008-8-14 12:16
以前我也出现过这样的问题，我想应该是优先级的问题，当两个设置间有冲突并且系统允许时，以优先级比较高的设置做为软件的设置。你不但设置了Total Ecth Length ：min = 2000 MIL , max = 2100 MIL，还在Reletive  propagation delays  中也设置的公差是 0:100 (mil) ，所以会以Reletive  propagation delays做为软件的设置。要是在Reletive  propagation delays中设置的公差是 0:50 (mil) ，并且基准线是2050MIL时，可能两个设置都起作用了。有待高手的看法。
作者: alexchen    时间: 2008-11-30 23:14
标题: 回复 1# 的帖子
兄弟，你这个问题解决没有啊？我也遇到了类似问题。我看了很多关于xnet设置的文章，完全一步一步按照他们的说法去做的，还是出现了这个问题。- O1 t: p/ c$ V  {6 C
我觉得不是pin pair的问题，也不是优先级的问题，因为，我里面只有相对等长时（没有total etch length限制）还是一样。
: E( g4 v. w* @! y如果你解决了，麻烦给我发个mail教教我，dunfa.chen@hotmail.com。不胜感激！



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