EDA365电子工程师网

标题: AC97'BITCLK信号不够理想。。。 [打印本页]
作者: iaiping    时间: 2013-2-6 04:33
标题: AC97'BITCLK信号不够理想。。。

$ A. R7 u5 m: r3 G3 q) A实测AC97'bitclk信号波形如图所示，上升沿与下降沿以及1、0状态都感觉不够理想。。。) k' x; ^8 u# Y8 d" K- N  C
如何才能从电路设计上或PCB设计上来改善这种波形呢？
作者: zlpkcnm    时间: 2013-2-6 10:16
附上时钟out的原理图吧，不是每个人都有时间去查相应原件的。
5 @! Q, z8 |4 s2 e看看PCB布线，会不会受到串扰，布线是否规范。看看原理图，datasheet，是否需要匹配电阻（阻值对不对）等等。
作者: kully    时间: 2013-2-6 10:34
波形阻尼振荡严重，边沿感觉不怎么陡。说明反射严重。可以加源匹配电阻试下。或者对地加小电容。
作者: aptx4689lx    时间: 2013-2-6 17:58
说句实话我觉得这信号还不错。。。
作者: iaiping    时间: 2013-2-7 17:23
zlpkcnm 发表于 2013-2-6 10:16 - @5 X$ c/ v+ e' |
附上时钟out的原理图吧，不是每个人都有时间去查相应原件的。
) m; W2 A  t! L6 F, M- \* h看看PCB布线，会不会受到串扰，布线是否规范 ...
( v/ S; o! C! m* o" j% r- R
原理图没办法弄出来，自己实在是不想重画，就是想问下，能不能从原理上（比如时钟信号是不是什么匹配下，或者做一下其它处理什么的），另外还有PCB布线是不是也需要有特别注意的地方呢。。。
作者: iaiping    时间: 2013-2-7 17:24
aptx4689lx 发表于 2013-2-6 17:58
0 T( ~4 ^/ ^; [; S' }( i+ v说句实话我觉得这信号还不错。。。

% f- G: {9 C' R边沿还算可以，就是高低电平时振荡是不是有点厉害？？？
作者: iaiping    时间: 2013-2-7 17:26
kully 发表于 2013-2-6 10:34
9 j* Q8 ~) D8 Z3 X+ q* }4 H波形阻尼振荡严重，边沿感觉不怎么陡。说明反射严重。可以加源匹配电阻试下。或者对地加小电容。

( I# P5 B: q2 U1 P一般时钟会做这种处理么，说实在的我看过的原理图中都没有像阁下说的这样处理啊。。。能否具体指点一下，为什么要这样做，能改善多少呢？
作者: aptx4689lx    时间: 2013-2-7 19:16
iaiping 发表于 2013-2-7 17:24 ! R  h* E* a% L$ [
边沿还算可以，就是高低电平时振荡是不是有点厉害？？？
3 K! n4 c7 [; B' Z
这个过冲真的，我觉得还可以，你只要保证：过冲的第一个向下的边沿的那个最低点，在协议判定高电平的最低值之上就行了。地弹也是同理。我没做过ac97，不过看图第一个点至少也有2.9v的样子。应该没啥问题。主要就是几点：1.两方主从器件的电源地是否好 2.你这个BCLK走线，完整的参考层是否？3原理图上，中间串多少欧的电阻要正确！ 4实在还不行，可以在clk的末端对地并联一个电容。这个电容会变缓边沿速率，但是能减小过冲。
作者: zgq800712    时间: 2013-2-9 19:06
这个我还觉得还可以，要不加串联电阻试试看。8 @+ y" p1 c# c% B" ?" i3 X$ a0 b
应该就近选地和信号测量，不过这个也就12多M，应该没有多大影响。



欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/) Powered by Discuz! X3.2