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标题: 紧急求助:DDR3的布线长度要求？ [打印本页]
作者: chuxuepcb    时间: 2013-1-15 09:35
标题: 紧急求助:DDR3的布线长度要求？
本帖最后由 jimmy 于 2013-1-16 12:31 编辑
% d" d. d- w) U4 ~+ C5 L, C0 c! `4 S8 a6 w2 [- b% U7 q
我有个DDR3的板子 只有一片DDR3，走的菊花链。时钟线长度1570mil，请问我走数据线范围1550~1590mil，地址控制线范围1920~1970mil,   DDR3能跑到1G吗？我们要求起码跑到800M。请各位大虾赶紧回复，谢谢！
作者: 与你同行    时间: 2013-1-15 09:38
期待中！
作者: jimmy    时间: 2013-1-15 09:42
没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。
/ [# U) F! y3 _3 L8 i& i推荐：1550-1570
作者: dhgchina    时间: 2013-1-15 09:46
对DDRIII lane组内等长为5mil、不同lane组内等长为100mil、地址、控制、时钟线（菊花链结构）的等长范围为20mil，时钟和数据没有严格的要求，所有差分线的等长范围为2mil。
0 M% X- p7 V* q等长满足3W原则，时钟4W;
作者: chuxuepcb    时间: 2013-2-5 15:05
本帖最后由 chuxuepcb 于 2013-2-5 15:06 编辑 ) u( W7 \: [% O
jimmy 发表于 2013-1-15 09:42 ( b/ U* Z! E8 ?* O, F- D
没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。- h" t0 e- R' C
推荐：1550-1570

0 v7 r9 g& C3 \  C5 U5 N8 ^0 m+ c6 _& t
请问按您说的改正后，其他线的长度还要调整吗？控制线和地址线较长
作者: chuxuepcb    时间: 2013-2-5 17:02
chuxuepcb 发表于 2013-2-5 15:05
3 K, S2 ?. d! b) ]8 J" }/ s请问按您说的改正后，其他线的长度还要调整吗？控制线和地址线较长
. a- L- `1 e6 O+ ?1 U8 w
地址控制线一组  ，  时钟和数据线一组  ，  此2组线满足同组间等长就可以了，不同组间没有严格要求。能这么理解吗？
作者: lcfcl    时间: 2013-2-13 22:18
谢谢分享
作者: rx_78gp02a    时间: 2013-2-13 23:01
数据尽量短，ddr3对时钟和数据没有长度关系。
作者: mishuangxi    时间: 2013-2-14 17:33
chuxuepcb 发表于 2013-2-5 17:02
: T/ T+ S7 E& e" R8 _* N地址控制线一组  ，  时钟和数据线一组  ，  此2组线满足同组间等长就可以了，不同组间没有严格要求。能这 ...
& [- k: D. T" K+ F3 c2 E7 s: z
地址线，控制线，时钟线及其它的线为一组,此组线满足同组间等长,误差为+/-50mil
作者: chuxuepcb    时间: 2013-3-27 15:23
rx_78gp02a 发表于 2013-2-13 23:01 " Z1 N  d  B& [/ t* y+ }9 I
数据尽量短，ddr3对时钟和数据没有长度关系。
3 w* a9 f) a  K% z2 w9 h, Y
那时钟 、地址线、 控制线有什么关系？
作者: chuxuepcb    时间: 2013-3-28 10:39
jimmy 发表于 2013-1-15 09:42 % b5 ^( y5 B; q# t. B  m" ]
没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。
- c, ^3 J1 E9 h& I+ j( F6 s% d1 [推荐：1550-1570
5 ?$ Q2 ^. N+ S% H) D  A3 T( X
我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线，数据线没有换层），统计了一下，数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500，还没走等长，我看长度差很多啊，不知道怎么控制误差，请指教。
作者: jimmy    时间: 2013-3-28 12:13
chuxuepcb 发表于 2013-3-28 10:39 5 p. _$ r( d3 R: G- w
我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线， ...

4 O1 j8 D' n, p) V数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500
. ]" Q8 r# [9 X; ?) N* r+ M4 K& f4 O2 K2 ~; }! W
按以下数据进行：
- y# G; u4 Z: i  T4 Q3 o4 j  S7 B6 _, P: o" d: i7 ^& V2 Q
数据线1256-1276: N* b. L# F9 k) a2 h) N

+ ^) U: U+ p/ I0 G7 d9 |时钟差1455! N$ s" R4 \  q3 L. Q
# a( k: ^" ^7 q* Q
地址、控制线最长：1800-2145
作者: chuxuepcb    时间: 2013-3-28 14:28
jimmy 发表于 2013-3-28 12:13
! Z2 o& L# m1 R8 c; d3 t数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1 ...
9 i( s+ ^: h3 k8 g
非常感谢！另外，我看到有的网上说CLOCK和地址线控制线等长，对吗？
作者: rose_333    时间: 2013-3-28 14:36
呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

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360软件小助手截图20130328143557.jpg
作者: 慕小北    时间: 2013-3-28 15:37
rose_333 发表于 2013-3-28 14:36 7 k. X7 d3 n7 X  M
呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

# d# V) u' v0 y感觉有些线一头细一头粗的，这样不好吧？
作者: liangjiatian    时间: 2013-4-24 15:40
rose_333 发表于 2013-3-28 14:36
2 I/ a! ^' d4 D, W* }4 \+ \# Q* j* {' w# X呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。
( K3 N* Q( b" L3 O
没超过600mil 就不需要走等长的吗？不太懂
作者: chuxuepcb    时间: 2014-1-17 14:54
没超过600mil 就不需要走等长的吗？不太懂
作者: jimmy    时间: 2014-1-18 15:41
chuxuepcb 发表于 2014-1-17 14:54
: s& K4 v9 w' q, p, r% m1 P没超过600mil 就不需要走等长的吗？不太懂

8 Q! K! G. _  @因为在时序范围内呀
作者: chuxuepcb    时间: 2014-1-20 09:45
jimmy 发表于 2014-1-18 15:41
3 c& l0 |, t: i! f$ |1 K因为在时序范围内呀
# F3 {7 k8 \) A1 q
只有一片DDR3的时候，高八位一组、低八位一组，高八位组内等长，低八位组内等长对吗，高八位和低八位在等长方面有关系吗？？我看到您的书里面是这样分组的。
作者: jimmy    时间: 2014-1-22 09:00
25mil



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