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标题: 请教几个FPGA的问题....请大家进来看看 [打印本页]
作者: xiaoyunvsmm    时间: 2013-1-11 09:11
标题: 请教几个FPGA的问题....请大家进来看看
第一：FPGA有复位引脚（RST）么？需要连接复位信号么？$ q' t" ]! m5 X+ B
第二：FPGA连接DDR2，要接到DQ信号上还是DQS信号上？还是说随便接IO就可以？% }# f! g$ M2 s
附上Cyclone IV引脚说明一份，请大家指导我一下...7 i8 Z0 U8 M" M' F8 }% \( {8 t
PCG-01008.pdf (172.89 KB, 下载次数: 28) 4 d+ W" S2 y+ l4 K
也请和我一样不明白的朋友帮我顶起~~~
作者: popcup512j    时间: 2013-1-11 09:21
1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。0 P% O' x/ w/ W7 [0 y9 `0 M$ n
2.DDR2是不能随便接的，DQ和DQS都需要，是成组出现的。8位或16位DQ需要一个DQS。（数据线）
作者: xin_515    时间: 2013-1-11 09:24
楼上仁兄解释1不敢苟同
作者: xiaoyunvsmm    时间: 2013-1-11 09:54
popcup512j 发表于 2013-1-11 09:21 1 @' o" ~3 F0 G  B6 R
1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

% U! \- a* i5 o4 ^0 A4 @9 I1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
/ e' j4 v5 `+ O1 L2、DQ和DQS不能随便连接IO，要连接到专用的DQ、DQS功能引脚上对么？
作者: xiaoyunvsmm    时间: 2013-1-11 09:55
xin_515 发表于 2013-1-11 09:24 2 z$ u/ K' o& K  u9 k+ ]
楼上仁兄解释1不敢苟同
7 _- T! v. E$ c: H1 @0 s. C0 v
那请问你有什么不同的看法么？麻烦把你的想法也说出来供大家参考学习一下可以么
作者: popcup512j    时间: 2013-1-11 09:59
有看了看资料，我回答的第一点确实有些问题。3 m. ~- V, k' L! m6 U
想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
! h. H+ y, n, I* n% N& k$ }" J因为长期用altera的官方配置电路，这部分没有深入研究。( \) p& u- G0 [
所以想当然回答了。
作者: popcup512j    时间: 2013-1-11 10:02
本帖最后由 popcup512j 于 2013-1-11 10:11 编辑
2 V2 a4 v+ p6 N. R5 `$ c
xiaoyunvsmm 发表于 2013-1-11 09:54
) g. W2 s4 u; S# S) n1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
: l* R; z6 F" H% Z( o. u2、DQ和DQS不能随便连接IO，要连接到专用 ...

$ V4 ]: `0 h( s
' x) c4 @( B+ \; \3 {. h8 h& }' n+ z如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
6 ]7 r4 ~! t; b% P; T; L如果复位的同时还要加载FPGA的硬件，那就需要控制配置部分电路，DEV_CLRn这个引脚。; R5 T8 Q5 g0 X
DQ和DQS确实不能顺便接。最好还是能有project编译一下，看看能不能满足时序。
作者: xiaoyunvsmm    时间: 2013-1-11 10:14
popcup512j 发表于 2013-1-11 10:02
) a7 E7 r6 [+ W7 W如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
3 J& Q2 x  X2 t* ]) n# Y3 I如果复位的同时还要加载FPGA的硬件， ...

  D; K9 w* o9 k. E对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~
作者: popcup512j    时间: 2013-1-11 10:22
本帖最后由 popcup512j 于 2013-1-11 10:24 编辑   w; j; I  @$ A$ X. ]  c
xiaoyunvsmm 发表于 2013-1-11 10:14 ! Y) m) T& m& j0 }4 Q
对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

6 U( h; i* P5 i" L
0 k& |5 Q' l# i3 \2 Q3 @" W那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满足时序要求不。
, p1 ]' K) ^5 ?/ X你可以到altera官方网站上下个开发板的包，里面有原理图和PCB版图。. M# H0 N! J% v3 |8 X8 S" _& s
你可以参考一下。
作者: xiaoyunvsmm    时间: 2013-1-11 10:34
popcup512j 发表于 2013-1-11 10:22
$ Q- c- n1 @9 [3 R1 T* O; b那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满 ...
) E0 ~, d' M: K2 D, G: W
好的。小弟刚涉及这一块...不懂的太多~~
作者: popcup512j    时间: 2013-1-11 10:37
那一定要仔细看看你一开始上传的那个文档。! o% o% _; s7 k0 F5 ]
另外，去altera下个开发板的资料包看看，会有很大的帮助。
作者: 819535006    时间: 2013-1-11 12:18
复位应该没什么要求，接到复位就好。4 w# k/ F$ h' }2 G: l
DQS要接到GC或者CC比较好，DQ一组线尽量接同一组IO，做到timing的匹配



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