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标题: 2012年IPC第一届PCB设计大赛（中国区）作品点评 [打印本页]

作者: pcb 时间: 2012-12-18 22:43
标题: 2012年IPC第一届PCB设计大赛（中国区）作品点评
本帖最后由紫菁于 2017-10-25 13:49 编辑

---------只代表个人意见

先来看下冠军的作品
1.光绘设置好，看图自然就方便多了，我们选ART03(黄色)看地址的走线，拓朴结构走得蛮顺，上面DDR颗粒之间绕线很少，且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层，看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。

作者: tzljbj 时间: 2012-12-19 09:26
点评的很犀利，我想问一下第一名的铺铜避开电感下方，这么做对EMI是否有作用？亚军，季军都没做这个。。！

作者: shark4685 时间: 2012-12-19 09:38
支持楼主犀利的点评！

作者: 风刃 时间: 2012-12-19 10:36
楼主很专业，也是个高手。

作者: cxt668 时间: 2012-12-19 10:53
看起来画的不错

作者: yujishen1211 时间: 2012-12-19 12:04
谢谢喽住指点哈，第三个是我画的稍加说明下吧当初设计的部分想法吧。
1.我们开L3层来看。地址线(黄色)走线很靠板边，红色和紫色DDR3的三组数据线走得有长有短，明显是空间太紧张。现在接通已经是很不错了，等长应该是没有空间做了。季军此布局欠考虑，是影响布线的关键。
DDR3只需要单片等长，单片读取，所以片与片之间无需等长，只需要组内等长即可，所以此次等长没有空间问题。
3、我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。
复位这类是可以不遵循拓扑，不绕等长，lz可以详细阅读手册。
4、我们接着看TOP层。有一根黄色CSN0在其它层没法接，就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。、
虽然实际用用，ddr3接口的1.5v电压只会存在于下半部，但是仅以此次参赛板设计考虑，电容分部摆放可以保证整版电源的质量。
5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽，输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。
我也看了冠军亚军对于mos管的处理，当初想全包的，但是全包会致使机贴出现虚焊等不良状态。况且转换计算后，现宽肯定是满足供电要求的。

至于最后ref确实是一大败笔，因为时间上不够，草草联通而已。

lz水平还是相当高的，希望以后向楼主多多学习，此处留下qq：496710433，以后多多交流。

作者: dzkcool 时间: 2012-12-19 13:48
名次之争没什么意义，重在参与，在此加上我的几点小意见，对事不对人：

作者: hukee 时间: 2012-12-19 13:54
这次的，pcb文件在那？

作者: ted0925 时间: 2012-12-19 15:00

hukee 发表于 2012-12-19 13:54 # ~4 A! [7 h: O: J5 g
这次的，pcb文件在那？

PCB文件可在IPC官网上下载。 cadence 16.5版的

作者: ling_tina 时间: 2012-12-19 15:10
确实很不错。。学习学习

作者: jpyang 时间: 2012-12-19 15:16
受教了，谢谢

作者: hukee 时间: 2012-12-19 16:15

ted0925 发表于 2012-12-19 15:00 4 W$ v9 B5 Y; c
PCB文件可在IPC官网上下载。 cadence 16.5版的

谢谢，已经在论坛下了。

不知道那个ddr3部分是否已经完成的，布线是否还需要优化。

因为我发现，如果ddr部分走线，放在我这边的硬件恐怕都不会让过的。

主要是有以下疑问：

1，线的45度走线角度小了，看图已经接近直角了。
2，clk 线要求过匹配电阻然后在入pin。
3，如clk线在cpu端要求在pin附近放via，不允许走出然后放via。
4, 5mil的线能出cpu，就不让4mil的线出cpu。
5， ddr ref电压，不允许走15mil的线宽，都是要求铺铜，至少要25mil宽度，一片ddr3就要这个要求，何况是4片。
6， line to via都是要求10mil以上，同line to line一样。

唉。

作者: routon 时间: 2012-12-19 16:34
请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度不一，但基本上每片的数据线和地址线能做到等长，请问首选哪种布局呢？

作者: yujishen1211 时间: 2012-12-19 16:59

hukee 发表于 2012-12-19 16:15
/ A7 P+ n' |' B& K谢谢，已经在论坛下了。
- u0 w. {) V7 g. T2 ^: c2 ~* |- { \7 |1 E# e
不知道那个ddr3部分是否已经完成的，布线是否还需要优化。

我说下我的亲身经历哈，设计时间总计差不多是九点半至下午五点半
所以很多细节不是参与的人不知道
是大家都没法去做
层数、线宽因考题限制的
层数限制的情况下你说的间距控制不易
我的只控制line to line 的
至于line to via 此设计中是不可能的吧

作者: weixiongnt 时间: 2012-12-19 17:10
与高手为邻，能学到不少知识！

作者: zzbbao 时间: 2012-12-19 21:14
支持楼主犀利的点评！

作者: tuqu 时间: 2012-12-19 21:22
学习学习

作者: pcb 时间: 2012-12-19 21:46

routon 发表于 2012-12-19 16:34
7 D! c3 m) t7 U; P请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

作者: rock_li29 时间: 2012-12-20 09:45
我也来冒个泡。7.5小时要完成布局、处理电源、布线、绕等长、答理论题，时间还是比较紧张的，在这么有限的时间所有因素都能考虑周全那基本不太可能，比赛作品有些瑕疵还是可以理解的。这次比赛是由深圳一家设计公司出题，CPU是0.65MM的BGA，BGA出线会麻烦一点，允许使用8/14mil的过孔降低了布线难度。不过我们都知道，基本所有板厂都会要求机械孔孔环单边至少保证有4mil，不然会增加生产难度。

作者: John-L 时间: 2012-12-20 09:47

rock_li29 发表于 2012-12-20 09:45 # t5 ? N0 k/ G: ] K* M# [
我也来冒个泡。7.5小时要完成布局、处理电源、布线、绕等长、答理论题，时间还是比较紧张的，在这么有限的时 ...

亚军来了，围观{:soso_e113:}

作者: hukee 时间: 2012-12-20 10:37

yujishen1211 发表于 2012-12-19 16:59 ) y8 h- g; Z$ \1 o9 p
我说下我的亲身经历哈，设计时间总计差不多是九点半至下午五点半2 G5 v# o/ P9 w6 m
所以很多细节不是参与的人不知道1 u9 `# z. M* g% T/ ?
是大 ...

我的意思是，比方 line to via 5mil就够了，行业中也认可，何必要去做10mil的呢，多余的设计要求不是耗油吗，是吧。

作者: yujishen1211 时间: 2012-12-20 11:35

hukee 发表于 2012-12-20 10:37
/ F7 B9 z. ^5 Q/ r& Y* V我的意思是，比方 line to via 5mil就够了，行业中也认可，何必要去做10mil的呢，多余的设计要求不是耗油 ...

做为设计，要的还是工程，需要做大的产品化，最怕遇到纯理论的人，什么都说有影响

我比较喜欢老毛子的东西，把一堆不咋样的东西能拼购成一个不错的东西。。。

设计在与对每个原则，理论拿捏到位。。。而不是死抱着某项规则不放

作者: tim207 时间: 2012-12-20 15:25
时间有限，做成这样，我觉得很厉害了。。。。。

作者: tanglj86 时间: 2012-12-20 23:04
厉害啊，功力很深

作者: youshiweiwei 时间: 2012-12-21 08:15
高手如云啊，围观！

作者: wanily 时间: 2012-12-22 14:54
离高手好近 {:soso_e121:}

作者: allkill 时间: 2012-12-23 01:01
都没有机会接触高速信号，有些业余了。

作者: willyeing 时间: 2012-12-24 16:04
我估计我2天也画不完。

作者: ylgw811002 时间: 2012-12-24 17:47
冠军的作品确实很牛能在这么短的时间内做出来非常厉害

作者: xieh_17 时间: 2012-12-25 08:28
能在这么短的时间太高质量的完成，真是不容易，学习了

作者: circle 时间: 2012-12-25 11:22

routon 发表于 2012-12-19 16:34
, m) N7 o: l i6 i: e请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

我不是LZ，不过我也可以给你小小建议{:soso_e106:}
我知道的intel 的cedarview系列的是这样子的，所有的data strobe线匹配的是菊花链的第一片颗粒的clk长度，与它本身颗粒的地址线控制线没什么关系，它的控制线地址线是跟clk线匹配，而他们又是一样的拓扑走过来的，长度相差不大，所以只要把第一个颗粒的长度绕好，后面颗粒的地址线控制线几乎就不用绕了。
其他系列的芯片我就不是太清楚了{:soso_e134:} 那些理论知识，时序啥的我是小白

作者: ggbingjie 时间: 2012-12-25 13:50
跨分割不跨分割不是只要有一个完整的参考平面不就行了吗？假如我第6层是重要信号，第5层是地平面，第7层是电源，我是不是第7层分割电源跨分割没有问题呢？听楼主的意思是第7层也不能跨分割，是不是这样呢？

作者: ggbingjie 时间: 2012-12-26 11:00

ggbingjie 发表于 2012-12-25 13:50 1 P2 k. T4 d9 ?
跨分割不跨分割不是只要有一个完整的参考平面不就行了吗？假如我第6层是重要信号，第5层是地平面，第7层是电 ...

那要是我的重要信号没有做阻抗控制但是是重要信号是不是就意味着可以跨分割了呢？

作者: eeicciee 时间: 2012-12-26 12:17

routon 发表于 2012-12-19 16:34 C( v- r6 q! \
请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

个人看法：
冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。
DDR3在地址和数据之间的读写要有一段时间，最后一片地址线和数据线长度在这个范围内的话应该没有问题。
亚军的四片ddr数据线长度不一，但基本上每片的数据线和地址线能做到等长。
这种地址和数据之间的时序没有问题，但是最后一片数据线太长，对信号不好。
各有各的好，各有各的不足。

作者: katherine_he 时间: 2012-12-26 17:59
学习了

作者: buton 时间: 2012-12-27 13:55
不错，占个位

作者: 冰妖石 时间: 2012-12-27 17:59
这比赛关键是速度，在这么短的时间内完成这么多工作量，就已经很了不起了，所以这个是大家应该真正好好学习的地方，至于说有这样那样的问题，只能说是美中不足了。学习了，有空我也试试能不能在这么短的时间内做到什么程度。

作者: 冰妖石 时间: 2012-12-27 18:03
冠军的速度真的很快，如果不费时间去调什么所有数据线都一样长估计可以做得很完美。兄弟可能是DDR3做得不多吧，这数据线完全没有必要全部走线一样长。

作者: linshiyu 时间: 2012-12-31 17:48
太强了。我得好好努力了

作者: tuzhiquan 时间: 2013-1-5 12:08

作者: 在水一方@羽球 时间: 2013-1-6 09:51
我怎么找不到PCB文件的？有谁能帮我发一个吗？谢谢了739537967@qq.com

作者: ggbingjie 时间: 2013-1-7 11:26

ggbingjie 发表于 2012-12-26 11:00
+ i; T6 ?7 N7 `那要是我的重要信号没有做阻抗控制但是是重要信号是不是就意味着可以跨分割了呢？

哦，明白了，谢谢！

作者: jiaoweiyong 时间: 2013-1-7 22:05
IPC的高手们,留下QQ号和QQ群方便大家交流! 我的QQ是191890045

作者: binxw38 时间: 2013-1-14 14:17
我想问一下，冠军作品的内存走线大致都是一样的，有什么方法可以设置么？还是简单的复制粘贴再改网络名呢？请高手指点一下在allegro里面是如何操作，使这些内存里的走线都是一样的。

作者: binxw38 时间: 2013-1-14 14:20
像图中这几片内存的走线都是一致的，请问这个在allegro中时如何操作的呢？

d.JPG (17.29 KB, 下载次数: 2)

作者: binxw38 时间: 2013-1-15 08:25

binxw38 发表于 2013-1-14 14:20 & O) t, E( p' x9 }% D u+ R* R n$ m
像图中这几片内存的走线都是一致的，请问这个在allegro中时如何操作的呢？

请问这个怎么操作呢？

作者: binxw38 时间: 2013-1-15 08:26

binxw38 发表于 2013-1-14 14:20 . p( ~* h2 Q/ B' w% W+ Z2 j
像图中这几片内存的走线都是一致的，请问这个在allegro中时如何操作的呢？

能不能截个图来看看呀？

作者: pcb 时间: 2013-1-25 08:31

binxw38 发表于 2013-1-15 08:26 ! `' q! s E e# s, b
能不能截个图来看看呀？

作者: 麦克锋 时间: 2013-2-22 12:58
新手学习了，谢谢楼主的分享及点评

作者: 幸福万岁 时间: 2013-2-22 16:05
好犀利啊好犀利啊
好好学习天天向上

作者: rasytc 时间: 2013-2-22 16:11
这个一定要仔细研究下

作者: winfrey 时间: 2013-3-2 03:14
标记一下慢慢学习

作者: 幸福万岁 时间: 2013-3-7 17:30
刷在最前面必须

作者: newyk8000 时间: 2013-3-9 14:38
不错，借鉴了

作者: 幸福万岁 时间: 2013-3-19 13:49
刷到前面去给每看到的同志看下

作者: subrina 时间: 2013-3-20 11:13
和优秀的人同行，以他们为榜样。学习了。不过哪位高手能不能把他们的作品转成低版本的，比如16.3的呢？16.5大多数人都没有装呢？也就没办法学习了。谢谢！

作者: 297469214 时间: 2013-3-22 10:29

榜样，好好学习

作者: klend 时间: 2013-3-22 13:11
真是华山论剑啊，高手如云。建议评出五绝：东耶，西毒，南帝，北丐，中神通五位LAYOUT绝顶高手。东西南北中各个方面一个位置。

作者: xibiandeyu 时间: 2013-4-8 15:41
向高手学习了！要经常看看这样的帖子才不至于成井底之蛙！谢谢分享！

作者: zn383462925 时间: 2013-4-8 22:39
为什么冠军作品中fanout那么远啊？？

作者: DIA3BLO 时间: 2013-4-10 01:09
看到这些板子感觉画的不错啊一看比赛时间瞬间震惊了！！！

作者: deng078 时间: 2013-4-23 14:40
谁发个冠军作品下载链接嘛？谢谢了，好好学习学习

作者: kakala 时间: 2013-8-7 08:40
学习了。

作者: dengzs2008 时间: 2013-8-15 17:36
很好，很强大

作者: 红鸿洪 时间: 2013-8-21 13:03
{:soso_e100:} 留名，，慢慢看，，

作者: 红鸿洪 时间: 2013-8-22 09:42
做的真好

作者: chengdengxu 时间: 2013-8-22 14:53
我做了一款DDR3的板子，参考的冠军作品的DDR，但实际跑起来效果没那么好，不知道什么原因~~

作者: fuhua123 时间: 2013-8-23 18:10

作者: liuanty 时间: 2013-8-23 23:23
都是牛人，要他们学习

作者: 梦想的天空 时间: 2013-9-16 14:19
看的很不过瘾，能否提供pcb文件，我去ipc官网也找不到下载的链接！

作者: qingaixww 时间: 2013-9-22 14:27
好贴要顶起，让更多的人看到！

作者: cnzju 时间: 2013-9-30 09:35
亮点是时间

作者: yuren9009 时间: 2013-10-15 11:34
高手们有没有好的书籍推荐啊，求推荐？

作者: bingshuihuo 时间: 2014-2-28 10:53
楼主很专业，也是个高手

作者: elenin 时间: 2014-4-24 23:16
学习了，求入门书籍推荐....

作者: bingshuihuo 时间: 2014-4-25 13:34
支持楼主犀利的点评

作者: Vegeta 时间: 2014-4-27 10:17
哇，这个板看起来好眼熟，原来是大赛作品，当初我们要求一天完成布线，唉当时画的稀烂

作者: lht-tz 时间: 2014-8-8 22:34

yujishen1211 发表于 2012-12-19 12:040 S6 _; A" W! ^' P0 D0 u
谢谢喽住指点哈，第三个是我画的稍加说明下吧当初设计的部分想法吧。
) `) T2 \: z/ [# S, V0 b# v4 R1.我们开L3层来看。地址线(黄色)走线 ...

你好！请假2个问题
“DDR3只需要单片等长，单片读取，所以片与片之间无需等长，只需要组内等长即可”这里指的是MCU与RAM_A、RAM_B、RAM_C、RAM_D之中的一片等长？如MCU与RAM_A等长即可？ RAM_B、C、D之间对称互联即可？（有没有相关资料分享一下下嘻嘻）
还有数据线呢？JIMMY是把4个RAM都统一一个长度的？有必要吗。（有条件那是必须的）

作者: zys0402 时间: 2014-8-21 08:05
人点评大家勿喷。冠军作品：总体来说，是三强中最美观的，如果比赛是限制了尺寸，设计时间等，此作品效率，质量，美观度都很好。具体观点： 1.BUCK电路布局是三强中最合理的，功率环路小； 2.电感下面挖空其实没必要，还影响了GND回流，大多实际产品都没挖空。 3.丝印上Mark点； 4.盘中孔背面不露铜，需树脂赛孔或半赛孔，估计是忘记了 5.0402器件立碑；

作者: crazywang 时间: 2014-9-17 15:02
楼主有相应的原理图不，方便新手学习，谢谢。

作者: LLJ760809 时间: 2014-12-18 15:39
PCB哪有啊，找了一圈，也没找到，哪位好心人给发一份，多谢！751968771@qq.com

作者: LiuTao166462139 时间: 2017-10-25 10:54
谢谢分享

作者: 土豆你个马铃薯 时间: 2017-10-25 13:55
看看

作者: 紫菁 时间: 2017-10-26 13:40
不得不顶，真棒。

作者: hhawwl 时间: 2017-10-26 15:32
请问首选哪种布局呢？

作者: llyygg 时间: 2017-10-29 16:35
看看。

作者: xtjo 时间: 2018-1-10 11:33
来看看

作者: laycad 时间: 2018-1-31 12:16
多谢分享

作者: 旅客 时间: 2018-3-21 23:25
学校学习

作者: sssgkl 时间: 2018-3-28 23:45
学习下

作者: rxcc 时间: 2018-4-18 23:23
学习

作者: heyan504538 时间: 2018-4-20 10:04
看看评论

作者: WFY2008 时间: 2018-4-24 17:41
看看

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