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标题: allegro16.5中sigXplorer提取信号问题求教 [打印本页]
作者: zezq7sxa    时间: 2012-11-17 17:42
标题: allegro16.5中sigXplorer提取信号问题求教
本帖最后由 zezq7sxa 于 2012-11-17 17:43 编辑
2 g! f. P4 r2 o" D) p9 h
; z3 N% z! p6 B& y我的很多数据线出来接的是两个芯片一个是flash一个是RAM，做拓扑结构的时候执行sigXplorer命令后只有一个芯片显示，不是两个。 , |6 _# P. W3 |; ?0 v7 n" d' N  w
PCB布线是这样的，我把32条数据线作为一个BUS
4 U! o% _" ?: x" k9 b7 e1 a% TsigXplorer提取出来的是这样的。如下图" X' o* R3 l. h
9 n! o$ A  ?8 m0 j9 f
1 K! I/ A( W6 p# n" b, j% Z, x
我看于博士的视频出来的是一个T型连接,如下图( w7 M3 ]+ ?5 f: L$ X
作者: 香雪海    时间: 2012-11-17 21:05
把你的走线图站出来，要不看不出来拓扑是怎么样的
作者: zezq7sxa    时间: 2012-11-18 01:27
香雪海 发表于 2012-11-17 21:05
( a" I2 i( C: E把你的走线图站出来，要不看不出来拓扑是怎么样的

( v$ O& g. B0 n0 \3 q走线图站出来是什么意思？
作者: 香雪海    时间: 2012-11-18 09:43
zezq7sxa 发表于 2012-11-18 01:27
5 n. \9 h5 B, t+ w# ^走线图站出来是什么意思？
+ T' d, A) |# ^$ _2 Q
就是把你实际连好线的图传上来
作者: zezq7sxa    时间: 2012-11-18 14:21
香雪海 发表于 2012-11-18 09:43# J' S6 x3 a# P- ~/ ~- J, x
就是把你实际连好线的图传上来

' q( j- Y( p! A' R& M, u还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可是当施行sigxplorer命令以后，提取出来的信号只有和Ram芯片连接的，没有flash芯片，做不了拓扑结构。我看视频教程只要运行sigxplorer后，出来两个芯片和dsp连接，他在这里做好拓扑结构直接就把约束规则更新到PCB里去了。
作者: rx_78gp02a    时间: 2012-11-18 14:47
zezq7sxa 发表于 2012-11-18 14:21
" [. f- i5 l: I! `9 d还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...
0 X! V/ X% b% ?6 Z; ~( O$ \
你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看
作者: 香雪海    时间: 2012-11-18 17:09
zezq7sxa 发表于 2012-11-18 14:21 $ X: s2 i9 D! S, h0 v5 O9 C
还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

& ~/ K( t* F, c6 L/ h$ ~拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型
作者: 香雪海    时间: 2012-11-18 17:09
zezq7sxa 发表于 2012-11-18 14:21 1 _) u- e0 D# l$ l: o: M/ ]: G
还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

' X% {; k1 m5 t拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型
作者: dzkcool    时间: 2012-11-19 08:35
你这根数据线刚好是直接到RAM的，另外16根才是接到了RAM和Flash，应该分高16位和低16位两组
作者: procomm1722    时间: 2012-11-19 11:55
上面幾樓的說法都不正確越幫越忙 .% P% G0 a( T6 v7 B! f5 L. S" _$ C
把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經有掉資料.
+ F% {: p2 W6 k1 A& K至於 T 點是要你對拓樸結構重新編排後 , 系統發現有分差結構時 , 就會自動產生.. |: M% n: v5 ~/ A0 h) C8 J+ Y6 F
走線和拓樸並沒有絕對先後關係 , 是要看你想做 Pre-Sim  或是 Post-Sim.! J1 M+ E( {" k' {
你的狀況應該是在 Pre-Sim 階段 , 本來就不需要走線.
作者: zezq7sxa    时间: 2012-11-19 18:10
rx_78gp02a 发表于 2012-11-18 14:479 Z' E4 b4 s0 C  v3 c+ |) \4 C
你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看
2 ]; G( O: G1 D$ ^' ?" \3 @' Z
提取有两个接收端的就好了。
作者: zezq7sxa    时间: 2012-11-19 18:25
procomm1722 发表于 2012-11-19 11:55 , Q5 N: ~) z/ H( [+ z9 f0 i/ @1 C
上面幾樓的說法都不正確越幫越忙 .
* Q7 S0 A4 D6 J  q/ I/ L把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經 ...

% b. Y7 X! H. ]! O4 O 新建文件夹.rar (332.8 KB, 下载次数: 41)   A2 p- a, [/ S; b6 i7 e
我把板上传上来给你帮看看。
作者: procomm1722    时间: 2012-11-20 00:02
我這邊測試了 , 提取 Topology 並沒啥問題

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Snap2.png

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Snap3.png
作者: ling_tina    时间: 2012-11-20 10:00
procomm1722 发表于 2012-11-20 00:02
: {! g6 `) G  n7 w5 S我這邊測試了 , 提取 Topology 並沒啥問題

) _9 k, V; W- L  @我用16.3的时候也会出现这样的问题，布好线了拓朴结构就完整了。请教楼上大侠是什么原因。
作者: zezq7sxa    时间: 2012-11-20 12:58
procomm1722 发表于 2012-11-20 00:02
6 w1 B! Z/ e- L: l3 u# R我這邊測試了 , 提取 Topology 並沒啥問題
$ `3 j, U% N, N4 _
是什么问题呢，为什么我这里只提取和Ram连接的信号，却提取不了即连接flash又连接ram的信号。如果只把0-16位数据线做为一个BUS那能提出T型连接的信号。如果把32个数据线作为一个BUS提取出来的信号就只有连接ram的。是不是哪里设置的问题。
作者: procomm1722    时间: 2012-11-20 13:25
T 點是要你對拓樸結構重新編排後 , 系統發現有分差結構時 , 就會自動產生.
& R, ?" X7 O4 Q# _9 G4 V, t但不是一開始提取就有的
4 ^5 g! ^, b  v& u2 @+ j
作者: zezq7sxa    时间: 2012-11-20 20:35
procomm1722 发表于 2012-11-20 13:25
8 Y% `( l0 B$ u2 cT 點是要你對拓樸結構重新編排後 , 系統發現有分差結構時 , 就會自動產生.
1 X9 ~4 ]& G% N. b但不是一開始提取就有的

. Q8 z4 a9 `5 [哦，谢谢。
作者: 卖瓜的菜农    时间: 2015-10-7 19:44
zezq7sxa 发表于 2012-11-20 20:35
. e& u6 q' g- ~% ^  n哦，谢谢。

( p) N' l# ^9 S; I6 I) |* L% H# p% ~7 z我看视频跟着走得，也出现了这种状况，用的16.6，那个net group都是把所有的DATA包括进去了，请问有什么好的解决办法么？, Q5 y# u. C0 y) [3 d/ Y/ x9 v




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